中芯國際宣佈推出支援層次化設計及多電壓設計的增強型90奈米 RTL-to-GDSII參考設計流程，該設計可降低積體電路的設計和測試成本。

據了解，該流程受益於先進的邏輯綜合、可測性設計（DFT）和可製造性設計（DFM）技術。其主要特性包括：Design Compiler Ultra產品的拓撲綜合（topographical synthesis）技術、DFT MAX產品的掃描壓縮技術以及IC Compiler佈局與佈線（place-and-route）產品的關鍵區域分析（Critical Area Analysis）技術。這些技術的融合有助於降低SoCs的設計和測試成本。

中芯國際設計服務資深院士Paul Ouyang在發給媒體的資料中表示：「最新的設計迭代過程建立在上述流程的低功耗、DFT和DFM特性的基礎之上。新的流程可以減少綜合迭代次數並降低測試成本，讓客戶大幅度降低成本和設計風險。」

增強型參考設計流程3.2版以中芯國際的90奈米製程和新思科技的Pilot設計環境為基礎，目前已使用專為中芯國際90奈米製程開發的ARM低功耗設計套件在新思科技的Galaxy設計平台上進行了驗證。該參考流程採用了Design Compiler Ultra的拓撲綜合（topographical synthesis）技術，該技術在綜合階段就可以精確預測佈局後的時序、功耗和面積，減少邏輯綜合和佈局之間的迭代設計時間。

用於低功耗設計的高級功能包括電平轉換器（Level shifter）和隔離單元（Isolation Cell）的插入和佈局優化、多電壓區域的創建、多電源網路的自動綜合以及理解多電壓區域的時鐘樹綜合。為減少靜態漏電，該設計流程採用了電源閘控（Power Gating）技術，可關閉處於工作狀態的晶片區域的電源。DFT MAX則用以生成掃描壓縮電路，通過減少生產測試所需的數據量和時間來充分降低測試成本。該工具還減少了跨電壓域的掃描鏈連接的數量，從而縮減了電位轉換器（Level Shifter）或隔離單元（Isolation Cell）的數量來減少 DFT 對晶片面積的影響。

該參考流程還採用了IC Compiler中的關鍵區域分析（CAA）技術來確定隨機顆粒缺陷對成品率的影響。通過採用CAA，設計人員可以識別出成品率損失較大的電路結構，並在生產前採取糾正措施。該流程中的其他DFM功能包括連線過孔的優化以及插入填充去耦單元（filler cell and filler cap）。