ST日前宣布，已开发出65奈米（0.065微米）的CMOS设计平台，能让设计人员及客户开发下一代的低功耗、无线、网络、消费性与高速应用等系统单芯片（SoC）产品。此外，ST也宣称，已完成65奈米SoC的设计与输出（tape-out），充份展示了ST在此一先进技术上的进展。

ST的完整65奈米数据库平台包含多重处理器选项，能针对独立单元优化其功耗、性能或通用功能。每个处理器选项都比90奈米制程微缩了一半的体积、提升30%的速度，同时减少了50%的泄漏电流，因此能大幅降低功耗。该平台提供两种标准单元库，可分别针对性能与密度进行优化，从而提供超过1,500个单元、多重电压I/O单元、多个内存，以及模拟IP（智财权）。这些单元支持每平方毫米超过800,000闸的密度，其核心供给电压介于1.0V~2.0V之间，金属层间距为0.2微米，并具有从6层到10层绕线的金属层。

"此次推出的65奈米设计平台再次证实了我们的联盟策略已获得重大成就，特别是Crolles2联盟，"ST平台开发部副总裁Didier Chapuis说。"透过这个诸多挑战所开发出来的65奈米设计平台，我们的客户将能以合理的成本设计出拥有惊人效能的产品。"

另外，ST也预告很快就会发布该平台的进一步延伸版本，包含绝缘层上覆硅（Silicon-on-Insulator，SOI），以及整合被动组件等版本，目前都已进入最后开发阶段。