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用於物联网设备中的数位讯号处理和数位讯号控制
CEVA发布全新通用型混合DSP /控制器架构CEVA-BX

【CTIMES/SmartAuto 报导】   2019年01月10日 星期四

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CEVA发布全新的通用型混合式DSP /控制器架构CEVA-BX,以满足语音、视讯、通讯、感测和数位讯号控制应用中对数位讯号处理的新演算法需求。

CEVA-BX架构因可提供马达控制和电气化所需的通用型DSP功能,所以CEVA的市场范围也将因此扩展到新兴的汽车和工业市场。目前,传统DSP和DSP协处理性能较低的MPU/MCU难以满足这些市场的需求。

CEVA-BX采用的全新DSP架构结合了DSP核心的固有低功耗要求和大型控制编码基底(control code base)的高级编程和紧凑代码大小之要求。

CEVA-BX使用11级管线和5路VLIW微架构,提供了具有双纯量运算引擎、载入/储存和程式控制的并行处理,速度达2 GHz,采用台积电(TSMC) 使用通用标准单元和记忆体编译器的7nm制程节点。

CEVA-BX的指令集架构(ISA)支援广泛用於神经网路推理、降噪和回声消除的单指令多资料(SIMD),及用於高精度感测器融合和定位演算法的半精度、单精度和双精度浮点单元。

Linley Group 高级分析师Mike Demler表示:「消费产品、汽车、工业和医疗设备采用多感测器的设计越来越多,比如相机、麦克风、环境和运动探测器,这些感测器产生的资料在通过无线链路发送至云之前,先要在设备上进行融合、解译(interpret)和处理。要在边缘器件处理这些负载很重的讯号处理工作负荷,需要高效率地结合控制和DSP功能。CEVA-BX的混合架构可为智慧设备提供出色的全面性能,免除了使用个别CPU和DSP辅助处理器的需要。 」

CEVA-BX采用先进微处理器架构的关键架构准则,比如可将C编译器效率最大化的大型正交通用型暂存器组、可将分支开销最小化的创新分支目标缓冲器(BTB)、可降低代码??路功耗的硬体??路缓冲器、完全暂存记忆体子系统(fully cached memory subsystem),以及针对所有标准C类型的原生支援。

CEVA-BX的CoreMark / MHz的分数为4.5,这反映出该架构具有出色的控制能力。CEVA-BX客户可以使用CEVA-Xtend将专有ISA添加到架构中以加速专有的演算法,并利用CEVA的自动伫列和缓冲管理机制来整合辅助处理器和建立CEVA-BX核心群集。

CEVA行销??总裁Moshe Sheier表示:「CEVA-BX架构提供高性能的混合架构,彻底改变了『通用型DSP』的概念,此架构是一种单一的运算孤岛,适用於智慧联网设备中常见的全部DSP和控制工作负载。CEVA-BX使用高级编程模型和并行处理,解决了旧有专用DSP和控制器的主要性能缺陷和编程时的困难之处。」

CEVA-BX最初提供两种配置━具有单个32X32位元MAC和四个16X16位元MAC的CEVA-BX1;CEVA-BX2则具有四个32X32位元MAC和八进制16X16位元MAC,它们也能够支援16x8位元和8x8位元MAC操作。

CEVA-BX2用於密集型工作负载,比如5G PHY控制、多麦克风波束成形和用於语音辨识的神经网路,处理性能可达每秒16 GMAC。CEVA-BX1用於中低端的DSP工作负载,比如蜂巢IoT、协定堆叠和永远开启的感测器的融合,处理性能可达每秒8 GMAC。

CEVA-BX系列使用专用的可信任执行模式来解决安全问题,以符合严格的安全标准。CEVA-BX系列配有全面的软体发展工具链,包括高级LLVM编译器、以Eclipse为基础的除错器、DSP和神经网路运算库,以及神经网路框架支援,比如Android NN API、ARM NN和Tensorflow Lite,以及业界领先的即时作业系统(RTOS)选择。

關鍵字: 混合DSP  控制器架构  CEVA 
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