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奈米级IC设计趋势是EDA业者的新挑战
专访Cadence IC解决方案业务开发事业群副总裁黄小立

【作者: 鄭妤君】2003年04月05日 星期六

浏览人次:【2961】

《照片人物 Cadence IC解决方案业务开发事业群副总裁黄小立》
《照片人物 Cadence IC解决方案业务开发事业群副总裁黄小立》

尽管全球半导体市场在近两年来表现不佳,但EDA产业却在不景气当中逆势成长,根据Dataquest的分析报告,全球EDA产业在2001~2006的年复合成长率为16.7%,市场规模也呈现稳定成长的态势;在地区别市场方面,虽然目前仍以北美、欧洲与日本为排名前三大市场,但随着半导体制造中心移往亚洲,以及台湾、大陆等地在IC设计产业上的蓬勃发展,亚太区市场未来的发展性对EDA业者来说不容忽视。根据工研院经资中心ITIS计划的调查统计,亚太区EDA市场在2001~2006年的复合成长率可达20%,在全球EDA市场的占有率更可在2006年突破10%,市场规模达5.68亿美元。


此外,在IC设计逐渐朝向SoC发展、且芯片制程已经逐渐朝奈米等级的趋势之下,IC设计业者面对日益细微而复杂的电路与功能,不但在设计过程中需克服更多困难与瓶颈,在竞争激烈的市场中所面临的时间压力与风险也越来越大,因此寻求更有效率、能提供更多事先验证除错功能的设计工具,已经成为IC设计业者的最新课题,也成为EDA业者必须迎接的挑战。


向来在全球EDA市场中居领导地位的Cadence,自然没有在奈米级IC设计的趋势中缺席,该公司除了在日前发表一款适用奈米级设计的单一验证核心平台“Incisive”,也积极与晶圆业者台积电(TSMC)合作,进行0.15、0.13微米以及90奈米以下的标准组件与IP数据库交流,希望能协助客户在奈米等级的IC设计流程中节省更多时间。
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