其一是，对一颗晶圆而言，最大的频率偏移可高达±20％。所以，必须要有额外的数字校正电路来补偿这些差距。因此，设计成本会增加。

其二是，泄漏（leakage）电流。这不只包括常见的「次临界信道泄漏问题（sub-threshold channel leakage）」（温度变化是其主因），在先进的制程中，还要考虑到逻辑闸的泄漏和二极管的泄漏问题。目前避免此一问题的方法是采用PSP模型。

对设计射频集成电路而言，建模（modelling）是一道很重要的步骤。射频建模是有别于模拟建模和数字建模的，而且，射频与模拟建模要比数字建模复杂许多。要尽量接近「临界值」，如此才是设计射频电路成功的关键，而建模就是为了仿真「临界值」。通常，这正是数字逻辑电路设计者经常忽略的地方。此外，也要对「闪烁噪声（flicker noise）」和「白噪声（white noise）」建模。

射频集成电路的布线应该要一般化，避免特殊化。例如：「防护圈（guard ring）」的位置、电子井的离子散播等。这些因素会改变信道的移动性、邻近的晶体管之结构，进而影响射频集成电路的效能。多层的铜互连架构可以产生高Q的电感和电容，所以，铜互连已经成为一种正规的方法。目前有超过200种方法，可以使用两个金属层来实现一个电容。不过，当频率超过10GHz后，铜互连架构中的电感将成为重要的变量，因此，还必须对传输线建模。此外，对不同尺寸大小的装置而言，还需要将电磁干扰、尺寸缩放，以及温度系数纳入建模工具之中。这些仿真工具必须要能包纳更大的变化范围，而且要在设计初期就能提供精确的统计数据，而不是要等到试产以后。

除上述者外，常见的CMOS射频电路之设计问题还包含：当供电压很小，晶体管的输出阻抗变小、逻辑闸的泄漏电流增加时的射频电路之设计。

CMOS射频电路最后能否整合至SoC中？是全球电子业界一直都在关心的话题。目前它愈来愈有可能实现了。例如：在TI的GSM手机的单芯片里面，就整合了许多个低电压的射频电路，它们与基频和控制电路一起包含在同一颗芯片里面。虽然有上述的技术困难，但是将CMOS射频电路整合至SoC中，早就已经是国外芯片大厂的研发目标了。