Microchip Switchtec^™ PCIe^®（Peripheral Component Interconnect Express）交换机产品是构建下一代高性能系统的理想选择，提供卓越的性能、可靠性和灵活性。

挑战与需求

设计下一代架构是一项艰钜的挑战，建立稳健的基础设施是关键。产品必须提供可靠的性能、互操作性和可扩展性，以满足现在和未来不断增长的需求。诸如神经网路、自动驾驶汽车、面部和语音识别以及医疗诊断等应用，对机器学习和超大规模计算基础设施提出了前所未有的要求。随着加速器、GPU、CPU 和网路性能的不断提升，对底层 PCIe 基础设施的性能要求也越来越高。

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Microchip ChipLink 除错工具

Microchip 的 ChipLink 除错工具为客户提供单一视图，涵盖所有 Microchip 产品，加速产品上市时间。内置的讯号完整性分析和功能调试工具，简化了设计和验证过程。

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ChipLink on Gen5

ChipLink 简化配置

●快速配置： 提供预设配置，加速常见使用场景的设备设置。

●图形化界面： 基於图形用户界面的设备配置和拓扑查看器。

ChipLink 功能性除错

●PRBS产生器和分析器： 帮助工程师产生数据与分析资料，确保传输的模式和行为。

●顺序组（Ordered Set）分析器：PCIe的连结装置（Link partners）两端会交换实体层封包，也称为顺序组。PCIe在实体层链路训练时使用的顺序组包含TS1、TS2、FTS、SKP、EIOS和EIEOS等。ChipLink除错工具领先业界，可以提供在PCIe链路训练时，连结装置两端所交换的顺序组分析功能。允许快速调试难以访问链路上的交易层问题，无需昂贵的测试设备。本文文末提供使用ChipLink录制顺序组的范例与PCIe 实体层链路训练流程图的比对。

●TLP 分析器：工程师可利用此工具产生TLP封包，以利於除错与测试。ChipLink提升触发功能和 TLP 捕获能力。

●LTSSM 监控器： LTSSM（Link Training and Status State Machine）是PCIe协议在实体层的链路训练与初始化的过程中，一个很重要的角色。工程师可以藉由ChipLink来观察链路训练的过程是否符合PCIe的规范。在链路训练中，如果发生违反协定的行为，可利用此功能来了解目前链路训练的状况，进而排除问题。ChipLink在Gen5的器件上提高触发灵活性和增加substate功能。

●性能和错误计数器： 提供详细的性能数据，包含延迟与频宽的量测，以及错误统计资讯。

ChipLink 讯号完整性分析

●眼图捕获和讯号完整性分析器： 眼图的撷取在讯号完整性上扮演着关键性的角色。ChipLink不仅可以撷取每一条链路的眼图，更提供眼图判断的标准FOM score，可以帮助工程师了解分析讯号品质。

●一键式资讯收集 Forensic Capture： ChipLink简化问题诊断过程。工程师可以输入预先规划的测试项目，ChipLink即可一键执行所有的预设测项。将结果输出成一个档案，以利於後序的分析。

ChipLink Help存取元件之使用手册

●上下文相关嵌入式文件： 提供即时、相关的技术文件。对於ChipLink使用上的详尽解说。

顺序组分析器（Ordered Set Analyzer）

●帮助调试每通道的链路训练问题，??入 PCIe 分析器可能会改变通道并最终掩盖问题。

●灵活的过滤功能可消除“分析器垃圾”并隔离感兴趣的交易。

●灵活的交叉触发功能可实现更高级的除错能力。

OS Analyzer（Tool Features）

OS Analyzer（Gen5 LinkEQ）

欢迎浏览以下网页或是连络Microchip业务及代理商，了解更多有关ChipLink的产品资讯：https://www.microchip.com/en-us/about/media-center/blog/2020/accelerate-time-to-market-with-microchip-chiplink-dev-tool