堆疊式晶片構裝技術，是指將一個IC晶片直接堆疊在另一個晶片上，並進行電氣連接和構裝的技術，若應用在記憶體晶片堆疊，是一種既能增加記憶體容量又可同時減少佔用面積的方法，而此技術已經在行動電話市場上站穩腳步。這項技術的優點被業界不斷地討論，而且似乎正演變為可替代系統單晶片（SoC）IC設計方法的堆疊式系統化構裝（System-on-3D）。

堆疊式系統化構裝是一種革新性產品，目前在製作技術上仍具有相當高的難度，但在半導體製程日新月異下，構裝技術更需不斷精進。堆疊式系統化構裝在技術成熟的傳統IC構裝產業中，只是剛起步的階段，不過隨著應用面不斷擴大，將來的商機還會更加可觀，這對已競爭過度的構裝產業來說不啻是一項好訊息，且因技術門檻拉高，能競爭的業者將越來越有限。

高速數位訊號設計的桃戰

儘管半導體技術的進步，已使得桌上型電腦用的微處理器（CPU）可在2GHz工作，然而晶片與晶片互連間難於解決的高速效應，卻始終把系統時脈（Clock）頻率限制在133MHz左右，因此微處理器、晶片組和主記憶體存在著許多不同時脈速度相異的現象，其中之一便是微處理器速度，又稱為內部或CPU時脈速度；另一個則是前端匯流排（FSB）──它是處理器和北橋晶片之間的連接通道。以上所述即為所謂的晶片與晶片間傳送訊號的速度，但晶片與系統之間這種巨大的差距則嚴重阻礙了高性能產品的開發。

過去，晶片構裝上的連線和電路板上的走線可以被看成是簡單的連接導線或通路，可以忽略其電性等效效應，也就是說，可以視為沒有任何損耗、傳播延遲以及電容或電感的雜散效應，由基本電路理論的基礎說明，所有的電壓／電流定律只適用於低頻電路，因其元件的尺寸相對於訊號的波長而言是可忽略的（通常小於波長的十分之一），故稱為節點（Lump）電路。但是隨著更新後的邏輯元件的出現和時脈速度的加快，這種基本的假設已不能成立。當訊號邊緣速率與訊號沿著走線往返的時間相當時，可改變電路行為的傳輸線效應就會凸顯出來，分析電路必須以高頻電路設計來看待。

高頻電路特性

在高頻電路中，由於波長較短，元件的尺寸就無法再視為一個節點，某一瞬間元件上所分佈的電壓／電流就不一致了，因此基本的電路理論已不適用，而必須採用電磁學中的反射及傳輸模式來分析電路。(圖一)說明完整的訊號傳遞路徑是指：訊號由一晶片傳遞至另一晶片的路徑，包含訊號發送晶片的構裝路徑、PCB板的導線路徑及接收端晶片的構裝路徑，故當數位產品的發展速度越來越快時，工程師將遇到愈來愈大的挑戰。

《圖一　完整的訊號傳遞路徑所發生的訊號完整性問題》

高速數位訊號以高頻類比訊號分析

數位電路的工作訊息完全靠所傳送的方波數位訊號（Digital Signal）所控制，同一個方波數位訊號表現在時域與頻域時其內容訊息會是一樣的，可利用傅利葉轉換（Foruier Transform），看出時域的訊號在頻域所存在的訊息。分析方波訊號在頻域的高頻訊息，代表著上升或下降的時域訊息，因此決定訊號傳遞路徑所需之頻寬的是根據方波訊號的上升或下降緣時間，而非方波訊號的頻率。另一方面是數位訊號的高諧波成分擁有更高頻率的頻域，其涵蓋頻域在設計上必須考慮，所以數位訊號是有必要以高頻類比訊號來分析。

一般的數位電路設計經驗，當訊號所通過的接線或通路長度（cm）大於訊號最快的上升或下降緣時間（ns）的8倍時，傳輸線效應會明顯影響電路的行為。如CMOS電路中，頻率200MHz之訊號上升緣時間約為0.5ns，當導線長度小於4cm時，傳輸線效應不會產生影響。不過，當設計的過程中出現越來越多的快速邏輯元件被使用時，工作電壓不斷降低，使得方波訊號的上升或下降時間持續縮短，需以高頻高速訊號考量時，單從PCB板的元件組裝來縮短訊號路徑己相當困難，而採用先進的晶片構裝方式來縮短訊號傳遞路徑，將是未來的應用趨勢。

構裝的設計將會與晶體電路設計等量重要

由於電子產品趨勢走向輕薄短小、高效能及高速度化，不僅元件的尺寸縮小，構裝載板電路也往細線、小孔或增加層數的高密度基板發展，這個發展對電路設計人員是憂喜摻半，喜的是可增加佈局的密度，以完成縮小電路面積的要求；憂的是高密度的佈局必須更小心電氣特性的影響，避免線路間由於不當的設計造成雜訊，使整體工作效能降低或電路無法正常運作。因此設計者必須把眼光放遠，除完成佈局外，更須將訊號完整性、EMI干擾的電性問題，以及應力與熱傳問題一起考量，這些問題的出現也正說明電路板設計將會與積體電路設計等量重要。

半導體構裝本身除了保護晶片外，也負責將晶片的訊號傳遞出去，但這個傳遞路徑並非完美的傳導體，構裝的路徑相當是一個電阻（R）、電感（L）、電容（C）等元件組成的等效電路，所以當高速的數位訊號在傳遞過程中，會因為封裝所產生的寄生參數效應影響，造成訊號工作不正常，稱之為：出現訊號完整（Signal Integrity；SI）的問題。當訊號頻率增加，將使時脈上升緣（Rising）和下降緣（Falling）的邊緣速率上升，時序問題首先暴露出來，因為傳輸線效應造成的阻尼振盪（Ringing）、正尖峰（overshoot）和負尖峰（undershoot）有可能超過規定的雜訊容限（Noise Margin），而使訊號判斷錯誤。

先進構裝技術可改善訊號完整性問題

在低速系統中，互連延遲和阻尼振盪可以忽略不計，因為在這種系統中訊號有足夠的時間達到穩定，但是當邊緣速率加快、系統時脈（Clock）速率上升時，訊號在元件之間的傳輸時間縮短了，構裝的等效電路將產生高頻諧振現象。其它可能遭遇到的一些電性問題與雜訊現象有：串音（Cross-talk Noise）、反射（Reflection Noise）、接地反彈（Ground Bounce Noise）、訊號不對稱（Signal Skew），同步開關噪音（Simultaneous Switching Noise）以及電磁輻射（EMI）等等都將呈指數成長，要解決這些高速設計問題需要在整個訊號通路上消除阻抗不匹配，並嚴格控制佈線路徑走度，而這些訊號完整性問題都可利用先進的構裝技術，減少晶片和構裝互連的寄生參數效應來改善。

單晶片構裝的連線方式比較

完整的訊號傳遞路徑是指訊號由一晶片傳遞至另一晶片的路徑，傳統的單晶片構裝方法可細分成兩層連接，第一層連接將晶片輸出／輸入訊號接點與構裝載體（carrier）接合，在半導體構裝中只有少數的幾種接何方式被廣泛應用。打線接合是其中最普遍的第一層連接技術，其次是捲帶式接合、錫球、導電膠及薄膜濺鍍（thin film sputtering）等接合方式，上述方式的連接點都是藉由加壓或加熱來達成連接。第二層連接是指將構裝好的IC黏著到印刷電路板上，經由電路板到另一顆晶片的構裝載體才能到另一顆晶片的輸出輸入接點，第二層連接在多腳化與小型化的要求下，使得引腳的微細化成為必然的趨勢。而電子產品為實現小型化及輕量化，也儘量採用小型基板，並在其上方進行高密度構裝，然而為達到高密度構裝必須縮小引腳的間距，以達到引腳的微細化。例如有一種所謂BGA的連接方式，是沒有引腳的構裝型態，主要是以底部球狀的焊錫凸塊取代既有的引腳，因其引腳列於底部，所以不會使構裝面積增大，因此此方式將成為IC構裝發展的趨勢。

覆晶接合構裝技術

傳統BGA構裝型式中，晶片與構裝載體的連接，仍採用打線接合的方式，因為金線連接兩者仍有一段距離且金線本身相當細，因此也含有相當大的寄生電感參數，若將此連接的方式再改為覆晶接合（Flip-Chip），以覆晶凸塊連接晶片與構裝基板，對電氣特性的效能也會有所幫助。覆晶的特色是以凸塊連接晶片與基板，不過使用凸塊有許多因應力而造成可靠度不佳的現象，業界於是想到於凸塊間灌入底膠（Underfill）來改善，但是灌入底膠是一道繁瑣的程序，再加上構裝後的成本始終居高不下，這就是目前覆晶構裝所面臨到的瓶頸。

另一種無凸塊式覆晶技術（Bumpless Flip-chip）的連接方式，一樣沒有打線方式的金線長度，也減少了覆晶凸塊的高度，晶片與構裝導體幾乎直接連接在一起，鈺橋半導體發展的B2 Technlogy，即是結合無凸塊式覆晶技術與具有彈性特質的BGA銅金屬凸塊，除了在電氣特性的效能會有更明顯的改善外，彈性特質的BGA凸塊在與PCB連接時，也可以確保優良的接合可靠度。

然而，除了構裝的方法與構裝結構的改良，以達到輕薄短小的要求外，由於構裝線路的高密度佈局與元件高速度的操作訊號，將衍生出訊號傳導路徑的電磁寄生（Parasitic）效應，將會嚴重影響所傳遞訊號之完整性，因此構裝在電氣方面的考量也將是重要課題。

平面式多晶片構裝與堆疊式多晶片構裝的比較

所謂的平面式多晶片構裝，是指將數個晶片直接連接在一個內有線路的基板上，這個基板常常是有數層的金屬導線，層與層之間再利用導孔來連通。另外多晶片構裝具有第一層次構裝與第二層次構裝的功能，有時候它們被稱為第1.5層次的構裝。平面式多晶片構裝除了能提高構裝密度外，減少構裝路徑與PCB板組裝後的導線路徑，因此可大幅地減輕訊號延遲的問題。

堆疊式多晶片構裝近來受到關注的原因之一，是因為IC間的導線長度縮短，有助於高速化的發展，且堆疊式的構裝方式使電路佈置的自由度相對提高，從前只能在X-Y平面上進行IC之間電路的配置，由於可以作立體化的配置，故可朝向Z方向堆疊，也因此IC間資料傳遞的時間得以縮短，達到高速度的目的。

(圖二)說明平面式多晶片構裝不如堆疊式多晶片構裝的原因，係因平面式將多顆IC並列，但因缺乏像立體式構裝在空間配置上的自由度，因此在高速化的發展就受到限制；堆疊式構裝可以實現比個別晶粒面積合計值更小的構裝面積，換言之，堆疊式多晶片構裝可以做到比平面式多晶片構裝更小的構裝面積與晶片間訊號傳遞路徑。

《圖二　平面式多晶片構裝與堆疊式多晶片構裝的訊號傳遞路徑比較＜資料來源:Source：鈺橋半導體》

堆疊式多晶片構裝技術比較＞

堆疊式多晶片構裝技術的發展極為快速，因此堆疊的型式也呈現多樣化的狀態，目前構裝市場推出的主要方式為晶片堆疊（Chip Stacking），如(圖三)說明，晶片堆疊是將一個利用打線接合至基板的裸晶上再貼上另一顆裸晶，同樣再以打線接合的方式連接至接合點，這技術在行動電話市場己大量採用，將Flash與SRAM的2顆晶片進行堆疊、並構裝在一起，大幅減少整體的重量及構裝面積，但此技術仍只應用在2顆晶片堆疊，若出現更複雜的晶片堆疊要求時或增加晶片堆疊的數量時，晶片打線接合方式將出現構裝良率過低或達到此技術發展極限的問題。由圖三的說明中，我們了解此方法的缺點與限制，也就是晶片的尺寸必須不一樣，否則必須在晶片間加入墊塊，利用墊塊的高度保持打線接合所須的線弧高度。

《圖三　打線接合的晶片堆疊技術》 資料來源:Source：Amkor Technology, Inc.

另一種堆疊方式稱為構裝堆疊（Package Stacking），構裝堆疊是將個別晶片構裝完成後再進行堆疊的動作，如(圖四)，各別晶片利用打線接合至基板並構裝完成後，利用銲錫球堆疊各別的構裝體，若採取這樣的方式，其優點在於當個別的IC構裝完成後可先進行測試，並只將通過測試的構裝進行堆疊，以解決無法取得良好裸晶的問題。目前這種構裝方式的研究方向在於使堆疊後的厚度可以減小，因使用傳統打線接合的方式，其體積上的縮減相當有限。

(圖五)為超薄堆疊式晶片尺寸構裝（Ultra-thin Memory-on-3D），此技術相當適合應用於記憶體的堆疊構裝，利用鈺橋半導體開發的無凸塊式覆晶（Bumpless Flip-chip）技術，將可降低晶片與基板連接的高度，這技術將是未來發展薄型化堆疊構裝的關鍵所在。

《圖四　晶片打線接合式的構裝堆疊》 資料來源:Surce：Sharp Corporation

《圖五　超薄堆疊式晶片尺寸構裝（Ultra-thin Memory-on-3D）》 資料來源:Source：鈺橋半導體

被動元件的整合

在高頻與高速的電子產品中，被動元件目前扮演了相當重要的角色，如RF匹配電路所用的電感器與電容器、數位電路裏所需的去耦合電容與消減雜訊效應旁路電容、終端電路所用的電阻器等。

根據美國Primark估計，無線通訊系統中主動與被動元件數量比大於50：1，換言之，被動元件大約佔40％的電路板空間，因此當我們努力減小主動元件的構裝體積，將面臨很多的組裝空間因被動元件的存在而無法縮小的問題，因此被動元件的整合將是電子業界發展的重點。

被動元件整合進入IC中──薄膜技術（Thin Film）

先進的互補式金氧半導體（CMOS）製程，除了應用在積體電路的主動元件電路製造外，目前的技術亦可製作被動元件於積體電路中，以CMOS製程技術製作電感是利用矽基材與SiO2 上方的金屬層繞成螺旋狀。在高頻下，受到Substrate和SiO2寄生效應的影響，其電感的品質因素（Quality Factor）會隨之下降。另外，電感器體積大小影響整個晶片的有效容許面積，這將增加晶片的成本。

嵌入式被動元件（Embedded Passives）

目前另外一個與被動元件整合有關的熱門話題，就是所謂的嵌入式被動元件（Embedded Passives）技術，它是將系統所需要之被動元件整合於構裝基板內，達到系統化構裝的需求，所以也被稱作功能性基板，目前的技術有：陶瓷基材（Ceramic）的低溫共燒技術（LTCC）、有機（Organic）基板配合高介電系數的介電層材料技術，或是利用嵌入式高分子厚膜（Polymer Thick Film）技術等。嵌入式被動元件的優點除了減少被動元件佔用的基板表層面積以及將被動元件更加接近主動元件外，更由於沒有被動元件的構裝接腳所產生的寄生效應，因此電氣特性在高頻訊號的表現上將更加穩定。

功能性基板因內藏有功能性之被動元件，因此跳脫出傳統電路板僅扮演電氣訊號傳送界面接合的角色，而將基板推升為功能性元件之一。這使電路板產業面對產業結構上莫大的轉變，然而利用功能性基板技術來高度整合成為SiP，仍有很大的技術瓶頸。

被動元件整合進入構裝中

SiP與早期發展的MCM或MCP技術之不同點在於，它可以整合其它元件，如被動元件及天線等系統所需的元件於單一構裝裏，並使其具有完整的系統功能。被動元件為了避免雜訊干擾與發揮有效消減雜訊的功能，必須放置在接近主動元件的構裝接腳處，而SiP構裝通常會將電路設計所需的被動元件直接放入構裝體內，並接近主動元件裸晶片的接腳旁，將能減少主動元件構裝路徑所產生的寄生效應。

以無線通訊市場為例，隨著802.11g、Home RF及藍芽（Bluetooth）等短程無線標準的建立，其具有無線功能的新型電子產品發展迅速，就目前來說，外形尺寸將是影響可攜性產品競爭力的關鍵。無線產品的被動元件佔據大部份的電路板空間，多數製造廠商將無線功能電路簡化為3-4個模組設計，如功率放大器（Power Amplifier；PA）模組、射頻（RF）功能區模組、基頻（base-band）功能區模組。

以功率放大器為例，以往它的被動元件設計是採用分離式元件（Discrete）進行組裝，但這樣作在阻抗的匹配問題上會有微調（Tune）的困難，因此有些PA晶片廠商在設計功率放大器模組時，會將PA晶片與幾個被動元件構裝在一起，以提供輸出與輸入端達50歐姆的阻抗匹配電路，這樣除了使產品在高頻訊號更加穩定外，還能大幅減少無線通訊產品所需之外部元件。模組化設計只是初步的規劃，最後終將整合為SiP發展，其優點在於IC設計公司已經為下游系統客戶解決了部份的相容問題，且SiP可讓產品體積減小，縮短設計時間，加速產品上市時間，同時節省成本並增加可靠度。

被動元件利用堆疊構裝的整合

鈺橋半導體發展混合式立體堆疊構裝（Hybird-on-3D Packages）技術，如圖六說明，將堆疊的技術不僅只應用在主動元件堆疊上，更將技術發展到被動元件也朝向Z軸的方向整合，這將使得整合的子系統獲得最小的連線長度，甚至能接納光訊號，達到最大的效能提升。

Hybird-on-3D構裝可應用在如功率放大器、全球定位系統、無線通訊模組、藍芽模組、影像感測模組、快閃記憶卡等，也可廣泛地擴及電子產品內部非IC類零組件的整合，例如影像感測模組包括有影像感測器、驅動晶片、被動元件、鏡頭、軟板、保護罩等，在佔用空間大幅縮小下，有利業者將拍攝影像的功能整合進手機、PDA等非數位相機的產品內。

《圖六　混合式立體堆疊構裝（Hybird-on-3D Packages） 》 資料來源Source：鈺橋半導體

結論

包括手機、PDA、MP3等各種消費性電子產品，愈來愈講求整合與模組化，因此市場對SiP模組的需求也持續增加。根據預測，2003年在單價較高的彩色手機需求帶動下，出貨量將達到4.4億支，與過去比較出現了明顯的成長，這樣強勁的市場需求，也意味著System-on-3D模組的未來充滿商機。鈺橋半導體發展混合式立體堆疊構裝（Hybird-on-3D）技術，將具不同功能的IC或電子元件，包裝於同一構裝體內，除了不會立即顛覆整個半導體產業生態外，還能以最小的代價與技術風險做到系統化概念，可視為SoC發展過程中的銜接作法。

（作者任職於鈺橋半導體）