隨著電子產品特性的轉變，半導體封裝技術也需順應潮流以提昇性能表現，特別是在電性、封裝尺寸、成本、可靠度部份。以高階處理器為例，其邏輯元件就須具備性能穩定及無輸出雜訊之特性。而受到封裝體寄生參數效應的關係，高時脈訊號會因而產生雜訊，所以須藉由改良封裝體結構以滿足此類產品需求。

覆晶是目前高階產品所選擇的其中一種封裝體。它最主要的優點在於提供晶片至外部線路最短的路徑，因此，覆晶封裝通常能達到良好電性表現。此外，覆晶所需的接合面積小，封後外觀體積也較輕巧。

不過，覆晶在成本及技術上也面臨諸多限制；舉例而言，在晶片製造步驟部分就多出一項於晶片長凸塊的費用。另外，為了減輕凸塊與基板（substrate）接合時所產生的應力，在晶片及基板間通常也必須因灌入底部填膠（underfill）而增加黏著材料的使用。再者，凸塊材料本身含有錫鉛合金，也不符合目前環保趨勢對無鉛化產品的要求。

為因應產業需求，有業者推出創新的無凸塊覆晶封裝技術（Bumpless Flip Chip Technology）。此一創新封裝技術最大特色，在於其接合方式是以印刷電路板（PCB）製程中為人熟知的電鍍、化學鍍進行線路佈局（distribution）、沈積（deposition）來與bond pad接合。它有別於傳統打線（wire bonding）、凸塊接合（bumping）方式，也能符合目前電子產品走向高頻、高速、高密度趨勢對封裝技術的要求。

設計概念及結構

無凸塊覆晶技術由於不長凸塊，因此也省卻填膠材料使用，茲將其設計概念及封裝結構說明如下：

薄膜佈線（Thin Film Re-distribution）

除高階微處理器及一些系統單晶片外，目前大多數IC的pad設計，均分佈在晶片的周邊。由於I/O數日趨增多的原因，Pad pitch值基本上也從150μm減少至70μm。以打線封裝所需要的打線機而言仍可達到上述數值的要求，但對需要在此一間距內直接接合錫球的高密度板而言相當昂貴，因此不適合用於標準型商品。為了能採取覆晶封裝並在符合高密度基板的製造能力條件下又有合理的組裝良率，因此，通常會對元件進行 pad 重新佈局而使其 pad pitch值控制在200-70μm之間。

以晶圓級封裝（Wafer Level Package）為例，多數線路佈局是在薄膜介電層（thin film dielectrics）， 聚乙醯胺（polyimide）或BCB材料上，利用濺鍍（sputtering）及半加成法（semi-additive）製程生成線路。不過由於是在晶圓級的環境下利用真空置放及顯影等製程，要能有效降低生產成本實屬不易。

目前最新的無凸塊覆晶封裝技術，它的微細線路生成法可避免昂貴的真空製程（vacuum process），也省略於晶圓上長凸塊步驟。晶圓級封裝因需多出製造導體的步驟來生成線路，因此製程較為繁複。換句話說，如果已經有電鍍載體（plating bus）的話，那麼薄膜製程中的濺鍍—電鍍—蝕刻的步驟將可以簡化為電鍍—蝕刻步驟。

由於銅是導體，利用銅材做為載體（carrier）就可以擁有這樣的優點，目前的TSOP封裝，其leadframe就是使用銅材為原料。不過，在leadframe的製造過程中，是以沖壓（stamp）或顯影蝕刻方式來形成接腳（lead），受到銅厚度（如5,6及8mils）及全方位化學蝕刻（isotropic wet chemical etching）的影響，要吃出能與IC上的 bond pad間距相匹配且極微細的線路並不可行。這也是為何需有打線（wire bonding）步驟來作為IC與金屬接腳之間最後連接的橋樑。不過，如利用在銅材上電鍍的加成法製程，以25μm的乾膜即能輕易達成50μm的線寬/線距，如(圖一)。對於大多數的leadframe 業者而言只是一般的作業標準。當使用更薄的乾膜或液態光阻劑時，先進的leadframe 業者能夠控制線寬在25μm或更小的範圍內。

當然，利用TAB等聚合體膠帶材料做支撐對銅箔進行蝕刻可以獲得極細微的線路。不過，因為要考慮下一層與板上接合所帶來的可靠度問題，對設計者而言，限制會較多。

《圖一　銅材上電鍍鎳/銅所生成的線路，其線寬／線距為50μm》

覆晶接合（Flip Chip Attachment）

一般的覆晶接合動作須將晶片翻轉，並針對已事先黏著在晶片上、但尚未成形的錫鉛凸塊進行回銲（reflow）動作，以增加與基板接合凸塊區之黏著性。回銲動作完後，基板與晶片間的凸塊就成形完成。由於錫鉛凸塊具有自動對位（self-alignment）之特性；當覆晶鉛凸塊與pad對位偏差值在50%範圍內，在進行回銲製程時，錫鉛凸塊的表面應力會將晶片拉回其適當之位置。不過，相較許多使用更小凸塊，或不經過回銲、不使用底部填膠（underfill）的製程而言，由於表面應力降低，會使得自動對位特性變得較不顯著。

高密度互連基板（High Density Interconnect Substrate）的限制

一般而言，用於覆晶的基板，其線寬／線距多集中在100μm（4mils）。一些技術較為領先的基板製造商，使用增層法或盲埋孔製程製作，能將線寬／線距縮小到50μm（2mils）。製作基板的材料種類如BT resin laminate、high Tg FR4、 FR5或是polyimide-based tap等，都被使用在各種的封裝結構裡頭。雖然相較於陶瓷基板或薄膜基板而言，上述材料的成本較為便宜且易切割成型，但與傳統用金屬的leadframe相較，並不具成本優勢。

在進行基板組裝作業時，如何處理其因材料特性差異的關係而產生大範圍的機械公差（mechanical tolerance）也是另一項課題。相對於受到多種樹脂及玻璃層材料異質性的影響而使有機基板的變異性大，金屬leadframe的差異值相對性來得小。而在製作基板或是進入組裝作業時，銅、聚合體與玻璃纖維間，熱膨脹係數及楊氏係數（Young's Modulus）的不匹配性，則會使基板產生變形。

因此在線寬／線距小於50um，bond pad間距小於150μm的情形下，即使是利用較小的凸塊、或小心避免基板彎曲及轉位補償等方式，進行基板與覆晶接合時，仍會有相當的不良率。由於基板與晶片尺寸特性差異相當大，因此有必要開發出一種平面穩定性高且低成本的介質來縮小差異。

使用銅材載體（Copper Carrier）的優勢

因為銅具均相性（homogeneous）特質的緣故，在厚銅片上電鍍線路將可提供極佳的平面穩定性，舉例而言，在150μm厚銅上，線路的線寬／線距為50μm，在線路上電鍍15μm的銅時幾乎不會產生任何的變形。因此，利用傳統非導電膠黏著裸晶與此一堅固且又同質性的介質，將可以有精確的接合。不過，由於不使用凸塊接合，並無法產生自動對位效果（self alignment），必須使用先進的對位系統置放晶片。

一旦鎳銅線路在銅材上成形，且已上膠並黏著晶片，接下來就須將底部的銅移除將線路吃出，如(圖二)。藉由慎密的選擇能區別銅材與線路表面塗佈（overcoat）的蝕刻溶液（如氨系統），當蝕刻進行後底部銅材被去除，而表面塗佈鎳的細微線路則仍完好無缺。蝕刻完畢後可以發現，重新佈局的線路已經與重新出現的晶片相結合而線路也成形到die pad區域，供下一階段的接合步驟。在此階段雖然線路已移轉到晶片表面，但因為die pad與線路間還隔著一薄層的黏著膠（adhesive），兩者間尚未導通。在fan-out 設計的情形下，我們可以藉由封模膠材（molding compound）在晶片下方的線路提供機械支持（mechanical support）。在蝕刻製程進行時，封模膠材可以用來保護晶片的上方，黏著劑則可保護下方。

《圖二 50μm銅線在copper base移除後，其線路已經到達pad區》

連接方式說明

第一層連接（1st Level Interconnect）

用於封裝體的接合方式種類並不多。打線接合是其中最普遍的第一層連接技術，其次是捲帶式接合、錫球、導電膠或薄膜濺鍍（thin film sputtering）等，上述方式的連接點都是以加壓或加熱方式達成。

電化學沈積（Electrochemical Plating, ECP）具有低成本及較佳電性優點，目前已廣泛用於IC銅製程中。而針對TAB所需在晶圓上植入錫鉛或金凸塊，及一般的覆晶製程，也都使用電化學沈積。

在雙層或多層印刷電路板上，於通孔電鍍時也常會使用銅電鍍製程。不過，所有製程都需要有種子層（seeding layer）作為最初的電鍍基座。前段或後段製程中，通常都利用MOCVD、濺鍍（sputtering）、無電解電鍍（e-less）等來建立導電種子層。然而，受限於plating bus特性的影響，一些隔絕製程如CMP或是蝕刻等就必須應用以移除種子層並隔絕線路。不過，對半導體後段製程而言，使用CMP技術的代價太高，半加成法（semi-additive）一般運用在大片的印刷電路板製程上；但對單晶片或是小量模組而言，半加成法由於使用光學製程，成本太高並不合適。而無電解電鍍種子層需要有特殊化學特性及適當表面條件的膠材才有穩定的附著性，目前僅有少數塑化材料在適當的表面前處理後能有良好的接觸附著性。無電解種子層因此在運用介電材料時受到極大限制。

無凸塊覆晶封裝技術就不需seeding layer，且能以電化學製程進行第一層連接。其基本的概念為：如果能事先將連接線路做好，並將它放置在離bonding pad非常近的地方，以電鍍或無電解電鍍的方式將線路延伸，只要一點點的延伸就可以完成線路與bonding pad「最後一微米」的接合。一旦隔離的bond pad與線路接觸，bond pad電位就可以移轉到正在進行電鍍反應的線路上。此種顯微接合方法將可降低連接點的化學電位（electrical potential），同時並在其表面誘發電鍍反應。同時被電鍍上的材料將作為連接兩端之用，並使其材料是同質性的，如(圖三)，一般電鍍材料如銅或金，都將可以pad與線路間提供穩固、持久的電性連接。

由於上述係屬於低溫電化學製程，其他材料如鎳、錫、銀和鈀，也同樣都能電解沈積。同樣的也能使用無電解電鍍鎳層方式直接從bond pad上電鍍。不過使用此種方法，其鋁pad必須上一層薄膜或是採鋅化（zincation）方式以便能催化無電解鎳電鍍。 由於事先已將繞線線路做好且放置在距離pad很近的地方，實務上就有相當多的方法可以進行連接接合。因此可以視產品應用而採取直接注入液態銲錫、印錫膏、導電膠接合或球接合等不同方式。接合點的外觀與材質組成也可以依整體的設計及可靠度考量而定。

經由此一方法，連接的型態由最初的力學接合轉變為冶金式接合，並能有相當的金屬結合力量。此外，線路係以機械力與晶片接合而不必利用打線、TAB、或是

錫球回焊。

《圖三　電鍍銅直接與trace和bond pad連接並形成具同質性的接合點》

由於所有的線路及pad同時進行連接，因此可以藉由批次生產來提高產量。其良率及電性表現都優於傳統封裝技術。此外，此製程適用於銅製程晶片，也符合無鉛化封裝需求。

第二層連接（2nd Level Interconnect）

在傳統有接腳（lead）的封裝結構中，封裝體與電路板間的應變（strain）是藉由接腳釋放；在區域排列的封裝結構體裡則是靠錫球接點來釋放。影響應變釋放的重要力學變數是晶片中最遠至中心的距離（DNP），此外，也受晶片尺寸、凸塊間距、凸塊的高度及數量所影響。

這些考量與模型係依據現有BGA封裝所建立。對絕大多數的錫鉛合金而言，熱疲乏破壞（thermal fatigue failure）的結果，通常會導致錫球連接面的碎裂。而在高溫狀態下，因潛變（creep）或其引發的碎裂現象也時有發生。而錫鉛接點所產上的熱疲乏現象主要是受封裝型式、製造過程、材料屬性及各接觸面（interface）等參數的影響，而調整參數將會明顯影響封裝體在電路板上的可靠度。

在本文的設計中，封裝體的終端界面也是繞線佈局的一部份。換句話說，電鍍好的導電線路就包括了原來是銅片凹槽部分的終端凸塊。本技術事先就在銅基板上預留一系列的凹洞，再於銅基板上電鍍導電線路，使每條導電線路都包含在凹槽中的終端凸塊及在凹槽外延伸至die pad的繞線。因此每一導電線路都成為單一連續的金屬線段。在晶片黏著或封膠後膠材會將空洞填滿，並在將銅基板移除後形成填滿膠材的凸塊。

使用此種方法的優點在於此製程的製造成本低，並且不需求複雜昂貴的金屬電鍍及打線步驟。而膠材具有彈性的特質將使得凸塊在與PCB連接時，能成為可壓縮的緊密接合點，確保良好的接合可靠度。

製造流程

《圖四 無凸塊覆晶封裝步驟》

(圖四)為製造無凸塊覆晶封裝主要步驟，我們以pad位在晶片中央的SDRAM為例說明：系統及晶片設計者首先對晶片的對外連接墊、接點位置及線路型態等加以規範。與接點位置相對應的凹槽及用來操作銅片的作業孔則於銅片上進行半蝕時完成。

電源與接地線及訊號線路則藉由增層方式及電鍍製程而形成。為了確保銅載體上的凹槽填滿，以準確點膠方式塗佈晶片黏著劑，再將已經測試的裸晶採覆晶接合，並利用影像掃描對準線路與晶片對外連接點，再將晶片黏著在銅載體上。

接著再對此一晶片及載體的合成結構以高溫烘烤，利用自動模具機將它包覆在封模材料中。此時，每個晶片下銅載體的部分並未被掩蓋住，這時可利用濕化學蝕刻製程將銅去除。而線路的材料可作為蝕刻的擋牆，因而產生並顯現出完整的凸塊，之後以電漿蝕刻去除膠渣及殘留物。盲孔的尖端可藉由雷射的參數變化調整，因此能有相當高的穩定性及一致性。同時，藉由盲孔電鍍將線路與晶片Pad相連接而構成通路。

精密控制設計的電鍍將不會讓線路往橫向發展而違反線路及空間的設計規範，它能使線路精確的與晶片Pad相連接。之後，再塗上一層膠材來保護封裝體，但每個凸塊的頂端仍保留未被掩蓋，其目的是為後續元件與印刷電路板接合之用，最後再將封裝體切割成粒。

結語

封裝技術發展的最高指導原則，就是要在性能不妥協的條件下，有效的降低成本。當晶片與系統性以極快的速度演進下，如何提供低成本、高性能的封裝，就是所有封裝業者所必須努力的目標。本文所討論的創新封裝技術，其製程不僅具有彈性，也具有成本競爭力；而重要的是運用此一創新技術，我們將可以利用現有完整的產業製造架構來從事先進封裝。本技術不僅能針對既有問題提出解決方案，也同時能夠因應未來封裝的不同挑戰。

（本文作者任職於鈺橋半導體）