自有半導體元件以來，晶片製造商就將鋁當成主要的導線材料，這是因為鋁在電路圖案的沉積和蝕刻十分容易；但以鋁作為導線的傳統製程晶片，其缺點在於當導線變得很細時，便無法可靠的承載電流，若再繼續微小化不但無法提高IC性能，反而會降低效能，這使得鋁在未來的IC製程應用方面受到相當程度的限制。

隨著積體電路製程技術迅速成長，元件尺寸不斷縮小至深次微米（Deep Sub-Micron meter），並更進一步邁向奈米（nanometer）等級的領域，致使IC單位面積之元件密度急遽增加。在IC製程中，需靠金屬導線為各個電晶體間相互連接傳遞訊號，當IC之積集度（integrity）增加，晶片表面無法提供足夠的面積製作所需之金屬導線，而必須使用多層的連接線路設計，這些複雜金屬導線就是晶片的導線結構（interconnect）。在要求產品微小化的同時，元件中的導線線寬也必須應需求而縮小，但是線寬縮小將導致較高的電阻，較窄的導線間距則造成較大的電容，而影響了訊號的傳輸速度，(圖一)是數值模擬的結果，在0.25微米世代以下，導線的訊號延遲將超過元件的訊號延遲，因此為了降低訊號延遲的效應，使用低電阻係數的銅導線就成了半導體業者積極研發的解決方案。

如何改善因導線細微化而生之訊號延遲

目前半導體業界改善晶片導線因細微化造成訊號延遲（Propagation Delay）主要有兩種解決方法，第一種方法是使用導電性較佳的金屬取代鋁系統的導線，如(表一)所示「不同金屬導線材料特性表」，利用降低導線電阻，來改善訊號延遲現象，雖然Ag的電阻係數最低（1.5μΩ-cm），但是目前仍無運用在半導體製程的經驗。銅除了有較低於鋁40％之電阻係數（1.7μΩ-cm），還有高20倍的抗電子遷移（electro-migration）與抗熱致遷移（stress-induced migration），理論上，銅導線的傳輸速度比鋁導線快四倍，因此銅被認定為目前最好的解決方案。以銅取代鋁，IBM與Motorola是採用此方法的主要代表，而英特爾（Intel）開發中的90奈米製程技術整合七層的高速銅導線，將能提昇Pentium 4處理器的效能。第二種方法是採用低介電常數的材料（Low-K Dielectrical）取代原有的介電材料SiO2，低介電材料之基本要求特性為：低介電常數、高絕緣阻抗、高機械強度、高的熱穩定性、低吸濕性及平坦性佳。

一般來說，低介電材料可分三大類型，有氟化矽玻璃（SiOF-Base），高分子材料（Polymer-Base）以及多孔隙材料。但是對於新世代銅導線/低介電常數（Cu/low-K）晶片在整合上，許多技術方面仍處於研究階段，再加上材料的掌握上並不成熟，材料的選擇仍是眾說紛紜，其中包括IBM所使用的SiLK、應用材料（Applied Material）一直推廣的黑鑽石（Black diamond）以及設備大廠諾發（Novellus）所支持的Coral系列。低介電值係數何時能低於2.7，期盼已久，但是對於這些現行應用於銅晶片的low-K材料而言，其楊氏係數都偏小，在技術上仍有瓶頸待突破，因此晶片在經過後段的封裝製程中所受之溫度、壓力等影響後，其可靠度仍有待驗證。

《圖一　不同金屬導線材料與介電材料在各製程世代的訊號延遲模擬結果》 Source：SIA Roadmap-1997

打線接合製程說明

一般銲線是利用超音波提供能量使金球與銲墊產生一快速且短促的相對運動，藉由金線與接觸界面產生的摩擦功以去除銲墊表面之氧化物，並利用摩擦產生的機械振動能量及晶片的預先加熱來促進界面間的金屬原子產生鍵結，以達成金線與銲墊接合的目的。

銲線之目的是將IC上的接點以金線連接到封裝載具上，而將IC之電路訊號傳遞到外界，銲線時，以IC上之接點稱為第一銲點，封裝載具的接點則為第二銲點，首先將金線尾利用高電壓電流放電，其放電產生的高溫及火花則使線尾迅速熔化形成金球，而後將金球壓銲在第一銲點上（first bond），接著依設計好之路徑移動金線，再將金線壓銲在第二銲點（second bond），同時拉斷第二銲點與鋼嘴間之金線完成銲線動作，如(圖二)所示。

《圖二　打線接合製程步驟流程說明》

銅製程對打線封裝方式的影響

銅製程對打線封裝的影響，包括：第一，金線與銅墊會有介金屬化合物（IMC）的生長，於是使用尺寸小的金線所產生之金/銅間的接合力仍有可靠度不良的問題存在。第二，由於銅表面的氧化，將使得打線接合相當困難，因銅金屬與鋁金屬之氧化機制截然不同，鋁金屬易於表面形成自我鈍化保護層（self-passivation layer），而銅金屬在大氣下易生成氧化膜，且無自我鈍化保護功能，不僅對構裝之打線製程（wire bonding）形成技術瓶頸，且對銅膜之機械與物理性質產生不良影響。目前業界解決銅氧化的方案為：當銅線晶片產出後，在最後一層銅金屬墊上先濺鍍鋁金屬以形成保護層（capped layer） ，利用此方法可解決銅氧化的問題，故鋁製程為半導體的標準程序，但仍無法解決在打線時所遇到的其他瓶頸。

第三，低楊氏係數（Young Module）有機介電層將造成打線時超音波能量的消散，高分子介電材料具有較低介電常數，但因機械強度不佳，當銲墊下層之介電材料進行熱超音波銲線時，將有振動下沈（dynamicall sinking）的現象，因此無有效地形成一個良好連接。第四，由於銅在高溫時容易氧化，因此黏晶製程時所使用的銀膠需選擇烘烤溫度較低、時間較短的材料，在進行烘烤製程時，必須將烤箱充滿惰性氧體，防止銅與氧的接觸，來避免銅的氧化。另外在打線過程中，機台會對晶片進行預先加熱來促進界面間的金屬原子產生鍵結，通常此溫度大於100℃，在這樣的高溫下也必需在打線過程中加入惰性氣體，利用惰性氣體噴發在銅墊表面，作為防止晶片氧化的保護。

覆晶接合技術

覆晶封裝（Flip-chip）技術中的導通方式大致可分為金屬凸塊導通、導電膠及導電膜等，其中以金屬凸塊導通中的銲錫凸塊（Solder bump）為主流。一個可靠度高的銲錫凸塊，其結構可分兩個部份，一為銲錫球本身，另一部份為銲錫凸塊底層金屬（Under Bump Metallurgy；UBM），如(圖三)所示；UBM層具有應力低、黏著性佳、抗腐蝕性強與沾錫性佳等特性，通常是由三層金屬所組成：（1）黏著層：主要係提供與導電層形成較強的黏著性；（2）擴散障礙層：主要功能是用來阻擋導電層與銲錫合金之間的擴散，因為銲錫會與導電層金屬元素形成脆性的金屬化合物，降低機械強度，造成可靠度不良的問題；（3）潤濕層或抗氧化層：其目的是在防止擴散障礙層金屬被氧化，並提供銲錫之良好潤濕性的接合表面。

覆晶接合技術的觀念在於先將IC晶片的銲墊上長成銲錫凸塊，將銲墊面朝構裝基板置放並完成銲墊對位後，以熱迴銲（Reflow）處理配合銲錫融時的表面張力效應，使銲錫成球並完成IC晶片與構裝基板之接合，如(圖四)所示。

覆晶封裝之優點與限制

覆晶封裝最主要的優點在提供晶片至外部線路間最短的路徑。藉由良好的封裝導線設計，其封裝方式通常能達到良好的電性表現，例如：較少的感應雜訊（inductive noise）、訊號串訊（signal crosstalk）、訊號傳播延遲（propagation delay）及波形失真（waveform distortion）等。此外，覆晶所需的接合面積小，能符合目前電子產品走向輕薄短小化的趨勢。不過，覆晶技術雖然有諸多優點，但在成本及技術上的因素也面臨極大限制。舉例而言，在晶片製造步驟就得多出一項費用－在晶片上長出銲錫凸塊。

因為有機基板與矽晶片的熱膨脹係數（CTE）差距過大，當構裝體本身或外界環境溫度改變時，CTE不匹配所引之熱應力將可能導致凸塊接點的損壞，因此在晶片及基板間通常也必須灌入底部填膠（underfill），藉以分擔銲錫凸塊所承受的應力，底部填膠須以毛細力或大的壓差將其吸入其中，故為製程上的一項瓶頸。再者，凸塊材料本身含有錫鉛合金，也不符合目前環保趨勢對無鉛化產品的要求。

除高階微處理器及一些系統單晶片外，目前大多數IC的pad設計，均分布在晶片的周邊。基於I/O數日趨增多的原因，Pad pitch值基本上也從150 μm 減少至70 μm 。以打線封裝所需要的打線機而言仍可達到上述數值的要求，但對需要在此一間距內直接接合錫球的高密度板而言則相當昂貴，因而不適合標準型商。為了能採取覆晶封裝並在符合高密度基板的製造能力條件下又有合理的組裝良率，通常會對元件進行IC銲墊重新佈局（I/O Redistribution），使其IC銲墊間距值控制在200um至250um之間，多數線路佈局是在薄膜介電層（thin film dielectrics），聚乙醯胺（polyimide）或BCB（Benzocyclobutene；苯環丁烯）材料上，利用濺鍍（sputtering）及半加成法（semi-additive）製程生成線路。不過由於必須在晶圓級的環境下利用真空置放及顯影等製程進行，要能有效降低生產成本實屬不易。

《圖三　UBM各層結構的圖解說明》

《圖四　覆晶封裝的剖面圖解說明》

銅製程對覆晶封裝方式的影響

銅製程對覆晶封裝方式產生的影響如下：

無凸塊覆晶封裝

當線寬／線距小於50um，IC銲墊間距小於150 um的情形下，即使是利用較小的覆晶凸塊、或小心避免基板彎曲及轉位補償等方式時，進行基板與覆晶接合時，仍會產生相當的不良率。由於基板與晶片尺寸特性差異相當大，因此有必要開發出一種平面穩定性高且又低成本的介質來縮小差異。

銅因具備均相性（homogeneous）特質的緣故，在厚銅片上電鍍線路將可提供極佳的平面穩定性。在150um厚銅上，線路的線寬／線距為50um，在線路上電鍍15um的銅時，幾乎不會產生任何的變形，因此利用傳統非導電膠黏著裸晶與此一堅固且又同質性介質時，將可以精確的接合。不過由於不使用凸塊接合，無法產生自動對位效果（self alignment），晶片就會被隨意擺放在任一位置，所以必須使用先進的對位系統來擺放晶片，以確保晶片能正確置放。

利用無凸塊覆晶封裝（Bumpless Flip-chip）技術在銅材上電鍍出鎳銅線路，將已上膠的晶片對位後黏著於鎳銅線路上，接下來將底部的銅材移除，鎳銅線路將單獨成型。為使銅材移除，此時必須縝密地選擇適合的蝕刻溶液（如氨系統）以區別銅材與線路表面的塗佈（overcoat），故在進行蝕刻製程後，底部銅材被去除，而塗佈於表面的細微線路──鎳則仍完好無缺。蝕刻結束後我們因此可以發現，重新佈局的線路已經與重新出現的晶片相結合，而線路也成形到die pad區域，供下一階段的接合程序。在此階段雖然線路已經移轉到晶片表面，但因為die pad與線路間還隔著一薄層的黏著膠（adhesive），兩者間尚未導通。在fan-out 設計的情形下，我們可以藉由封模膠材（molding compound）對不在晶片下方的線路提供機械支持（mechanical support），在進行蝕刻製程時，封模膠材可用來保護晶片的上方，而黏著膠則可以保護晶片下方。

無凸塊式覆晶技術之優勢與特性

將IC銲墊上的黏著膠藉由雷射開孔，並利用電鍍或無電解電鍍的方式將鎳銅線路往IC銲墊延伸，以類似盲孔電鍍方式將線路與IC銲墊相連接而構成通路，只要一點點的延伸就可以完成線路與IC銲墊的接合，如(圖五)所示。IC銲墊與鎳銅線路經由盲孔電鍍銅成為導通線路，一旦將隔離的IC銲墊與線路接觸，IC銲墊的電位就可以移轉到正在進行電鍍反應的線路上。此種顯微接合方法將可降低連接點的化學電位（electrical potential），並同時在其表面誘發電鍍反應。被電鍍上的材料將作為連接兩端之用，因其材料是同質性的，因此無不同金屬元素之間的擴散，因而不會形成脆性的金屬化合物，無降低機械強度之情形發生，所以不會有可靠度不良的問題。此製程也非常適用於銅製程晶片，當鎳銅線路與IC銲墊的電鍍連接材料選擇銅，將使半導體元件、封裝線路與接合材質均為銅材，達成完全銅製程的目標。

《圖五　無凸塊覆晶封裝之IC銲墊與導線連接剖面圖》

封裝體的終端界面也是繞線佈局的一部份，換句話說，電鍍好的導電線路就包括了終端凸塊。本技術事先就在銅基板上預留一系列的凹洞，再於銅基板上電鍍導電線路而使其每條導電線路都包含在凹洞中的終端凸塊及在凹洞外延伸至die pad的繞線，因此每一導電線路都成為單一連續的金屬線段。在晶片黏著或封膠後膠材會將空洞填滿，若將銅基板移除後，則形成填滿膠材的凸塊；如(圖七)所示。

《圖七　無凸塊覆晶封裝的剖面圖解說明》

結語

無凸塊式覆晶技術的連接方式，其特點在不需利用打線接合技術，故無金線長度問題，另也減少了覆晶凸塊的高度問題，除了在電氣特性的效能會有更明顯的改善外，也符合未來產品走向輕、薄、短、小的趨勢。

綜觀以上，使用此種方法的優點在於此製程的製造成本非常低，並且無需複雜昂貴的金屬電鍍及打線步驟，且利用膠材具有彈性的特質，完全解決了晶圓銅製程封裝方式中打線封裝方式與凸塊式覆晶接合技術所遭遇的問題，因此可以確保優良的接合可靠度。

（作者任職於鈺橋半導體）