聯電中央研究發展部門日前宣佈已成功運用矽底材工程技術，大幅提昇45奈米p-channel電晶體的效能；據EE Times網站報導，此項新的矽底材工程技術增加了70％的電洞遷移率，亦即增加了PMOS元件30％的驅動電流。

聯電中央研究發展部先期技術開發部長廖寬仰表示，尋求加強電洞遷移率的方法是聯電在元件發展方面的重點之一，例如可以實現效能提昇卻又避免漏電狀況惡化的應變矽技術。而除了目前研發中的應變矽、高介電質閘極介電物以及矽晶絕緣層等技術外，這項矽底材工程技術的開發也為聯電增添了一個新選擇。

聯電採用了新的矽底材結晶格方向，與使用傳統晶格方向製造於矽底材上的元件相比，根據同樣程度的元件漏電流情況為基準的評估結果顯示，電晶體驅動電流提高了30％。除了效能提昇之外，元件參數的變化也得到改善，這提高了這項技術付諸製造的可行性。

此外，使用此種矽底材工程技術時，其雜訊特性有相當程度的改善，使得這項技術更適合使用於類比應用產品。