低功耗FPGA大厂莱迪思半导体（Lattice Semiconductor）近日推出全新FPGA软体解决方案Lattice Propel，提供扩充RISC-V IP及更多类型周边元件的IP函示库，并以「按建构逐步校正」（correct-by-construction）开发工具协助设计工作，进一步实现FPGA开发自动化。

莱迪思最新推出的Lattice Propel开发工具包含两大特色：IP整合工具Lattice Propel Builder，以及软体开发工具Lattice Propel SDK。

Lattice Propel Builder透过提供更完备的GUI和命令列工具，让FPGA开发商能够轻松以拖移IP区块（block）方式进行处理器设计，该开发环境更能自动连线并产生代码，例如Verilog。

Lattice Propel SDK则具备软体套件建构、编译、分析和除错的应用程式，并以软体函式库与开发板级提供支援，让软体开发人员能在硬体就绪前进行软体设计，加入产品上市时程。

莱迪思半导体亚太区现场技术支援总监蒲小双表示：「Lattice Propel是首个支援RISC-V的基於快闪记忆体和SRAM的FPGA平台，透过优化RISC-V核心，莱迪思推出的最新FPGA开发环境能实现更高效能与更小尺寸的处理器开发工作。」

他进一步表示，开源指令集架构RISC-V在嵌入式应用中广泛获得采用，Lattice Proepl首款支援的元件MachXO3D也能开放设计软体指令集，以RISC-V架构进行设计能方便实现软体迁移，增加设计弹性。

目前Lattice Propel支援八个IP核心，包含一颗支援RISC-V RV32I，以及四颗可支援AMBA汇流排架构（Advanced Microcontroller Bus Architecture）的核心。

此外，莱迪思将於6月24日及6月30日举行网路研讨会，介绍如何使用其最新软梯开发工具Lattice Propel。