这个月初又走了一趟矽谷，这次访问​​的主题则是「嵌入式IC设计」。看了看美国发展的状况再想想台湾，我们虽坐拥IC设计第二大国的称号，但想顺利跨进系统单晶片（SoC）的世代，短期之内并不乐观。

这有一些供需面的因素。首先就需求面的大环境来看，目前可携式电子设备几已成为市场主流，其强调轻薄短小的特点，对SoC设计无碍是一大诱因；但往深一层看，因这些行动设备走向市场区隔化，整体的需求量相对有限，能否撑起庞大的SoC开发成本，也让业者质疑而却步。

其次是产业供给面上的问题。所谓SoC即是强调将更多样的IP都兜到一颗晶片当中，但真要能做到却是障碍重重。就算先撇开射频、基频等在制程上的重大差异，要把同为逻辑功能的微处理器、控制元件、I/O及记忆体放在一块，除非都是同一家厂商的技术，否则还真不知由谁来整合谁才好？当然，这除了牵涉到技术的瓶颈外，更大的问题还在于商场上的角力──这也是为何IDM大厂是目前SoC成果最斐然的厂商。

若回归到技术面上，伴随SoC的发展，我们可以听到像是“Building Block”、“Platform-b​​ased Design”等新蓝图、新愿景，乃至于更动人的“Plug & Play”（随插随用）口号，宛如把晶片设计当做PC的组装一般，弹性十足。但以目前半导体产业的设计、制造流程来看，口号仍然只是口号，要真能达到上述的境界，整个产业还得有一套新的设计方法学（Methodology）。

现行的硬体设计语言Verilog或VHDL遇到愈来愈复杂的系统级设计，已显得捉襟见肘。在系统级的设计中，软/韧体与硬体的设计需要同时考虑，要达成这样的目的，半导体产业有必要采用更高阶的设计语言，如C/C++，或System C。

透过更高阶的语言，才能更全面的观照整个设计流程，并让工程师将更多精力用在更有意义的演算法（如MPEG4）变动上，而非整天陷在闸道电路的除错中；其次则是能提供自订IP种类、处理器效能，以及高速最佳化模拟的能力，并能在除错或功能修正时，提供软、硬体兼顾的回头修改能力，真正达到「随插随用」，甚至是贯穿IC设计、封测，乃至于PCB、系统产品的理想境界。

当然，目前高阶语言对硬体描述的精确性仍不足，要做到输入需求规格，即可预见晶片或系统产品在生产线另一端成形的自动化境界，恐怕还有得等。但已可见到有厂商（如Tensilica）大力拥抱高阶语言，并在自己的定位（如处理器核心）上解决高阶与硬体语言沟通的障碍，甚至愿意将原始码开放，进而组织联盟（如Eclipse ），以加速半导体业对此一新方法学的认识与信心。我们乐见其成并期待能激起更大的回响，吸引更多业者投入，并无私的彼此整合。

回过头来再看台湾，这些年来我们虽也自行开发了不少IP，但在SoC的设计中，不论是处理器核心或汇流排管理等明星IP，或是EDA流程工具，乃至上述的高阶语言系统化控制等，对于这些发展关键我们仍然掌握地太少。因此即使政府推动的IP Mall能顺利解决台湾厂商IP交易的心结，但要掌控SoC晶片的开发还是相当不易。不过我们也无需妄自菲薄或自我设限，只要与全球的领先技术紧密接轨，即使不是「先知先觉者」，但也能稳扎稳打地过渡到下一个「整合」的年代。