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CTIMES / Verilog
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因特网的引领与规范 - ISOC

ISOC的全名是Internet SOCiety意即为因特网社团,是一个非营利的网络技术研发机构,由全球182个国家的150个组织与11,000名个别会员所组而成,其作用在于引领因特网的导向与制定因特网的规范。
NS新推出六款全新PowerWise参考设计 (2008.11.13)
美国国家半导体公司(NS)新推出的6款PowerWise参考设计,不但可以精简产品的设计流程,而且还可降低系统的耗电量,减少作业时产生的热能,以及延长电池寿命。这些PowerWise参考设计将多款不同的高能源效率芯片搭配在一起,确保系统可以因应实际作业情况降低功耗,以及减少作业时的热能产生
The MathWorks扩大支持电子系统验证的产品组合 (2008.05.06)
The MathWorks公司正式宣布旗下EDA仿真器的链接工具系列,可链接MATLAB和Simulink下所开发的系统层模型和算法,以及三个主要的EDA大厂所提供的数字硬件仿真器。 The MathWorks公司台湾总代理钛思科技表示
思源科技新版软件强化验证自动化功能 (2008.03.21)
电子设计自动化厂商思源科技近期发布其侦错平台Verdi Automated Debug及讯号能见度增强系统Siloti Visibility Enhancement(VE)最新版本(2008.01)。此升级版关键重点在于提供System Verilog的验证自动化功能,并同时提升其侦错速度及实用性
汽车应用中的磁电阻传感器 (2008.02.15)
磁电阻效应可应用于多种汽车内的传感器,主要是应用于测量机械系统的速度与角度。如此一来,磁场传感器就成为电子组件、磁性组件和机械组件所组成的复杂系统中的一部分
安捷伦与Altera连手开发首款收发器模型链接库 (2008.01.30)
安捷伦科技(Agilent)宣布与Altera连手开发,专为搭配安捷伦ADS先进设计系统EDA软件使用的首款收发器模型链接库已经正式上市;Altera是专门供应以收发器为基础的场式可程序门阵列(FPGA)厂商
实现FPGA为主的DSP潜能 (2007.11.10)
功能强大的FPGA解决方案藉由设计技术提供未来的希望。 DSP特化的FPGA正快速演变成​​高度要求且多样化的应用选项。应用和供应商无关的设计资料库还有DSP合成,是成功且有效率地规划出以FPGA为主的DSP设计流程之基础
TheMathWork发布MATLAB的嵌入式功能 (2007.10.29)
嵌入式MATLAB(Embedded MATLAB)功能可以协助用户直接从MATLAB程序中产生有效的嵌入式C程序代码;避免利用C语言重写MATLAB算法时,既耗时又有可能产生新的错误。 The MathWorks台湾总代理钛思科技表示,嵌入式MATLAB(Embedded MATLAB)功能支持超过270个MATLAB运算功能及函式,其中,可支持超过90个有关定点数工具箱的函式
『SpringSoft TaiwanDAC 2007』台北场获热烈回响 (2007.08.23)
思源科技(SpringSoft)所举办的【SpringSoft TaiwanDAC 2007】技术研讨会首场于8月22日(星期三)在台北晶华酒店展开。今年思源科技首次于台北及新竹扩大举办产品技术研讨会,即获得各界热烈回响,台北研讨会共吸引了超过150名客户及工程师参加,新竹研讨会(8月24日于新竹国宾饭店)目前也有逾300名客户及工程师报名
【SpringSoft TaiwanDAC 2007】- 新竹 (2007.08.10)
思源科技将举行【SpringSoft TaiwanDAC 2007】技术研讨会,内容包括六大主题:System Verilog、Automatic Debugging、Visibility Enhancement、Custom Layout、Analog Design和DFM,提供最先进的信息、最完整的解决方案,以及与电子设计业界专家面对面互动交流的机会
【SpringSoft TaiwanDAC 2007】- 台北 (2007.08.09)
思源科技将举行【SpringSoft TaiwanDAC 2007】技术研讨会,内容包括六大主题:System Verilog、Automatic Debugging、Visibility Enhancement、Custom Layout、Analog Design和DFM,提供最先进的信息、最完整的解决方案,以及与电子设计业界专家面对面互动交流的机会
半导体学院-数字集成电路合成与实作 (2007.06.27)
课程内容:今年台大严庆龄工业研究中心特别为已拥有基础硬件描述语言(HDL)概念的技术人员开设数字集成电路合成与实作课程。 本课程乃利用Verilog HDL及数字逻辑设计能力为基础,来教授学员进阶HDL的设计原则与数字集成电路合成(synthesis)要领
半导体学院-DTV/TV影像FPGA设计与实作 (2007.06.27)
课程内容: 将业界常用之 TV/DTV 图像处理ASIC之设计公开并实作, 替业界培训可立刻上手之DTV/多媒体视讯方面之IC设计工程师.本课程公开所有 Verilog code. 此课为业界从所未有, 以最开放之 Open Core 胸襟, 将多年累积之IP智财, 免费开放给学员学习
开放式IP加密流程能让业界互通 (2007.04.10)
电子设计流程中仍缺乏一套让业界互通的加解密标准,造成不同的IP及EDA供货商各自采用不同的自定义方案,导致不同组织中大量的支持负担,这对用户很困扰,而且导致不一致性
系统晶片ESL开发工具之发展现况 (2007.02.13)
面对日益复杂的系统晶片功能,开发者必须要拥有工具支援以增加设计流程中的自动化程度。 ESL Tool主要是帮忙解决硬体尚未完成开发前,如何做初步的系统验证,以减低开发的成本
钛思代理之Aldec发表改版的Active-HDL(7.2) (2007.01.29)
提供ASIC及FPGA设计工具以及混合语言仿真的厂商-Aldec,于近日宣布Active-HDL最新版本- Active-HDL 7.2,已于2006年12月11日正式上市。Active-HDL是一套以Windows为基础,可支持FPGA/CPLD及ASIC设计输入及验证的平台
The MathWorks宣布射频工具箱讯号完整功能 (2007.01.24)
The MathWorks于近日宣布,新版的射频工具箱(2.0)将能协助工程师分析讯号完整性(signal integrity)的问题,针对应用于高速数字电讯的射频组件网络,进行设计、建模、分析,和结果显示等工作
以FPGA电路板建构ASIC原型 (2006.08.07)
根据一项于2004年12月所进行的调查,询问全球超过两万名的开发人员,关于他们如何利用硬体辅助特殊积体应用电路验证(ASIC verification)。结果发现,目前有三分之一的ASIC设计采用FPGA原型作为验证方法
以FPGA电路板建构ASIC原型 (2006.07.06)
根据一项于2004年12月所进行的调查,询问全球超过两万名的开发人员,关于他们如何利用硬体辅助特殊积体应用电路验证(ASIC verification)。结果发现,目前有三分之一的ASIC设计采用FPGA原型作为验证方法
SoC设计概论(含可重复使用IP设计) (2006.06.20)
希望学员经过本课程的学习训练后,可显著提升其SoC设计之实作能力及产品质量,以从容解决SoC设计中种种的技术难关。学员需已了解基本的 Verilog 或 VHDL 硬件描述语言。 课程大纲: 1
以SystemVerilog语言提升EDA工具设计产能 (2006.04.14)
SystemVerilog目前已经渐渐成为设计与验证的主流语言,许多厂商在其产品设计中都采用这样的标准。目前全球估计已有超过150家厂商采用SystemVerilog,而许多先进设计与验证工程师也开始在standardization process中使用此种语言

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