高速除频器在各式宽频及无线的应用上扮演了关键性的角色。操作在27GHz[1]及33GHz[2]的静态CMOS除频器已被实现在0.12μm的制程上。未来40Gbps的宽频无线收发机及60GHz的射频系统需要更高速的除频器。

本文提出应用动态密勒除频器的新思维。透过给定起动条件及结果分析达到高速的电路架构。该除频器由二个串接的÷2电路组成，在40GHz下，操作频率范围为2.3 GHz。在2.5伏特的供应电压源下，其消耗功率为31 mW。

此外第二部分将呈现密勒除频器的分析，并建构所提出电路架构的基本原则。第三部分介绍除频器的电路及量化分析设计上的限制。第四部分描述设计的概念及各个电路组成方块，第五部分总结验证结果。
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