高速除頻器在各式寬頻及無線的應用上扮演了關鍵性的角色。操作在27GHz[1]及33GHz[2]的靜態CMOS除頻器已被實現在0.12μm的製程上。未來40Gbps的寬頻無線收發機及60GHz的射頻系統需要更高速的除頻器。

本文提出應用動態密勒除頻器的新思維。透過給定起動條件及結果分析達到高速的電路架構。該除頻器由二個串接的÷2電路組成，在40GHz下，操作頻率範圍為2.3 GHz。在2.5伏特的供應電壓源下，其消耗功率為31 mW。

此外第二部分將呈現密勒除頻器的分析，並建構所提出電路架構的基本原則。第三部分介紹除頻器的電路及量化分析設計上的限制。第四部分描述設計的概念及各個電路組成方塊，第五部分總結驗証結果。

密勒除頻器的分析

1939年，密勒提出一動態除頻器──混合輸出及輸入訊號並將其結果通過一低通濾波器，如(圖一)(a)所示，在適當的相位及增益條件下，該訊號以ωin/2存在並流通於整個迴路。元件的電容可被視為低通濾波器的一部分，因而該電路架構可達到高速之目的，並廣泛地被應用在雙載子電晶體及砷化鎵的除頻器上。

相位移及選擇度之必要條件

為了要提供一個直觀上的電路操作想法，圖一(a)無法規範出適當除頻下的必要條件。舉例說明，該低通濾波器可以一階的RC電路實現，如圖一(b)，由混波器的輸出端看入，可得一合理的負載性模型。忽略混波器的非線性可以得到：

其中β表示混波器的轉換因子（conversion factor）。如此一來可得：

有趣的是，上式中y(t)會以時間常數R1C1衰減至零。亦即無論ωin的值相對於低通濾波器的轉折頻率(R1C1)-1是多少，該電路都無法除頻。換句話說，即使選用適當的R1C1來削弱三階諧波3ωin/2，ωin/2仍舊無法再生。

《圖一　動態密勒除頻器；(a)一般架構，(b)RC濾波器的實現電路》

接下來考慮一個極端的例子。假設迴路中所有的時間常數都是可忽略的，所有的波形都是方波且電路正常運作。如(圖二)(a)所示，該混波器輸出訊號類似y(t)但位移了四分之一個週期，於是我們知道在迴路中加入延遲ΔT=π/ωin，將使得除頻器正常運作；如(圖二)(b)。

《圖二　90°相位差的操作；(a)波形；(b)模型》

仔細觀察圖一(b)的RC電路與圖二(b)的所需的條件並不相符。舉例來說，該電路無法在ωin/2時提供90°的相位移；在3ωin/2時，提供270°的相位移。更進一步來看，該電路大大地削弱三階諧波，而無法產生出和圖二(a)相同的理想方波。

以下再來看另一個極端的例子。假設一個迴路在ωin/2時沒有延遲卻具有足夠的選擇度來削弱三階諧波，如(圖三)，混波器注入一電流到並聯的LC tank中且。我們假設x1(t)及x2(t)的波峰是對齊的，檢視x1(t) x2(t)及y(t)。如圖三(b)所示，每個週期中，由於三階諧波的緣故，相乘後的波形有許多的零交越點（zero crossings）。也就是說當迴路無法有效地抑制諧波時，該除頻器無法正常地工作。亦即y(t)無法單調地上升或下降。

《圖三　(a)selective network混波器與不同α值的(b)輸入波形與(c)輸出波形》

圖(三)(c)說明不同的衰減因子α（相對於基頻的三階諧波）會有不同的輸出波形。為了去除不相關的零交越點，需y(t)的斜率在正負峰值間不會改變其正負號。已知：

如(圖四)(a)說明，如果0 ＜ 3α＜ 1，sin(ωint/2)及3αsin(3ωint/2)的和為正。如此，衰減因子α必須符合：

@內文前述的推導假設三階諧波沒有相位移，這和實際RLC tank的運作行為並不相符。既然該tank的諧波需要90°的相位移，我們可改寫(公式四)為：

在一適當區間中，必須維持負的值。將上式二項的值畫於圖四(b)中，我們發現如果sin(ωint2/2)－3αsin(3ωint２/2)＞0，t1及t3之間會有正的和。既然相角ωint/2在t２時為60°，可得：

此式較(公式六)來得更為嚴謹。為了保証(公式八)成立，計算tank所需的選擇度如下：

其中LC為(ωin/2)-2且ω=3ωin/2。可以導出：

換句話說，在ωin/2時，tank 的Q為1.24可以保証三階諧波的衰減。當然，假設在ωin/2時的迴路增益是足夠的，在第Ⅲ部分將說明所需的迴路增益可能轉換為更高的Q值。

《圖四　輸出波形的各個分項：(a)簡化的例子；(b)實際的例子》

總括來說，欲適當地操作密勒除頻器，需要迴路中有足夠的寬帶相位移，或是能有效的抑制三階諧波（或是二項條件皆需符合）。典型的雙載子電晶體實現電路屬於前項，本文所提出的除頻架構則是為有效的抑制三階諧波。廣泛應用的雙載子電晶體實現電路示於(圖五)(a)，點X及點Y的延遲透過射極隨耦器（emitter follower） 造成Q1和Q2（Q7－Q８及Q１－Q２的基極電阻和基極－集極、基極－射極間之電容亦貢獻一些相位移）的集極（collector）也有延遲，同時衰減了三階諧波。簡化該電路為一理想的模型如圖五(b)所示。透過模擬得到必需的延遲為RC的函數，如圖五(c)，二個參數之選取在線以上的範圍。

《圖五　(a)雙載子電晶體密勒除頻器；(b)簡化的模型；(c)所需的延遲與RC的關係圖》

帶通負載之除頻器

圖五(b)之電路難以用CMOS技術實現的原因如下：

幸運地，上述問題可以利用LC tank當作密勒除頻器的負載而獲得解決，如(圖六)所示。

《圖六 帶通濾波的除頻器》

為了要使該電路正常工作，在ωin/2時的迴路增益必需至少是1。假設該混波器為一理想的乘法器，其RLC tank的轉移函數為：

其中2ζωn = （RC）-1，ωn2 =（LC）-1，我們需要：

係數1/2是由於正弦曲線積化和差而來。也就是：

於是，在正確除頻下的最小輸入電壓振幅為

如我們所預期，右式在ωin = 2ωn = 2/時可得一最小值2/β。在Δω = |ωin－2ωn｜<< 2ωn，我們可以得到

既然ζ=(2Q)-1，(公式十四)根號中的分式可以簡化為(QΔω/ωn)2，產生的式子如下：

(圖七)畫出輸入敏感度對ωin的函數。舉例來說，假設我們限制輸入擺幅為4/β，可得：

隨著輸入擺幅的增加，混波器的switching quad最終會完全切換，理想狀況下轉換因子為π/2。迴路增益為(π/2)gm乘上tank的阻抗。其中，gm為混波器下方差動對的轉導。(公式十三)可修改成：

(公式十八)可修改成：

於是：

《圖七　正確除頻下的最小輸入電壓振幅》

與注入－鎖住式除頻器的比較

此部分我們針對一簡化的注入－鎖住式帶通除頻器作一比較，如(圖八)[4]。由(公式二十三)可以預期圖八(a)之最大頻率範圍，必須幫圖八(b)找尋一個相似的表示法。如果後者可以正確除頻，當M3在?in下注入一電流，而電晶體M1及M2切換在?in/2的速率。這和單平衡（single-balanced）混波器行為相仿。M1及M2將輸入轉換成 ?in±?in/2，並將該結果注入tank中。如果交錯耦合對（cross-coupled pair）快速地切換且點P的電容是可忽略的情況下，轉換因子為2/π。如此一來，在?in/2時注入tank的電流峰值為（2/π）Iinj，便可修正Adler's的鎖住頻率方程式[5]：

下標?in/2強調鎖住範圍是在輸出端量測，ωn是tank的共振頻率 = 2π（?in/2），Iosc表示振盪電流（其值大約等於末端電流）。於是我們可以得到輸入端的鎖住範圍：

電路模擬顯示，以(公式二十五)用來表示鎖住範圍上限，是相當好的逼近。

《圖八　(a)帶通除頻器簡單實現電路（省略偏壓電路）；(b)注入－鎖住式除頻器》

為了要使二個電路在相同的輸入頻率範圍下都能正確除頻，公式二十三）必須和公式二十五相等，得式子如下：

上述結果意味圖八(b)的注入位準必須和振盪位準相當，Iinj≒Iosc，而圖八(a)的電路只需要gmR約等於≒1.8就可以提供相同的頻率範圍。換句話說，帶通除頻器將迴授端接到RF埠，可以達到較寬的頻率範圍（模擬顯示在該頻率範圍內，輸出擺幅會有幾個百分比的變動）。

我們並不希望在Vin = 0產生振盪，圖八(a)的結構具有較小的相位雜訊。的確，在已知功率消耗及輸出頻率，SpectreRF的模擬顯示該電路之相位雜訊較注入－鎖住式除頻器（Iinj≒Iosc）少4 dB。再者，圖八中二個電路架構另一項不同點在於不當操作下的輸出訊號：圖八(a)輸出訊號為零，而圖八(b)則會產生注入－推動（injection-pulled）的波形。因此，在系統層級利用變容器是較簡單偵測錯誤的方法。

電路實現

除頻器第一級

(圖九)表示第一級÷2電路。其中，負載電感L1 = L2 = 0.85 nH與點X、點Y之寄生電容和M1、M2之輸入電容產生振盪，在20 GHz及可忽略的voltage headroom消耗下，提供相當於600Ω的電阻。

《圖九　(a)第一級÷2電路；(b)圖(a)的簡化》

電路中及各元件的值及尺寸必須審慎選取以提供足夠的迴路增益－才能保証正確地除頻－以及夠大的輸出擺幅才能推動下一級。假設M3－M６能快速地完全切換，忽略L3及寄生電容的效應並簡化該電路，如(圖九)(b)所示。將混波器的電壓轉換增益（=迴路增益）表示成(2/π)gm1,2Rp，其中Rp=Q L1,2ω為每一tank中等效並聯電阻。已知gm≒2π?TCGS，且迴路增益必須大於1，得式子如下：

忽略所有的寄生效應，ωin/2 ≒ 1/，如此可得：

其中?in是輸入頻率（公式二十八成立在輸入頻率的中央值，也就是說此時tank可視為一個電阻Rp）。透過該結果，我們可推論即使輸入頻率高達?T，就算Q值等於1也是可被接受的。但有以下的幾項原因，我們仍然需要較高的Q值：

總括來說，tank所需的Q是由以下幾項要件決定：三階諧波的衰減程度；理想狀況下要有足夠的迴路增益；以及當寄生效應存在時，仍然要有足夠的迴路增益－Q是最後決定本設計的重要考量。

電路中的六個電晶體都相當的大，，M1與M2汲極的總電容導致大量的小訊號電流分流到地。因此，我們利用加上電感L3以抵消該電容的效應。利用對稱結構及差動訊號的L3 = 1.6 nH具有較高的Q值（此在10～20 GHz時的估計），並在點A與點B之間產生約2 kΩ的電阻。該阻抗比起看進M3－M６的源極要大得多，因而浪費了些許的電流。由於迴授訊號送回RF埠，當LO埠輸入為零時，該電路輸出為零。和圖八(b)的注入－鎖住式振盪器不同，此電路架構並不容易產生振盪。

(圖十)描繪出三種不同CMOS除頻器的敏感度：密勒除頻器加上電子峰突（和[6]相類似）、本文提出的架構以及注入－鎖住式。

《圖十　CMOS除頻器的模擬行為》

除頻器第二級

第二級÷2電路示於(圖十一)(a)。輸出端接回switching quad而非底下的差動對，使得除頻器第一級有較小的電容性負載。實際上，如果（W/L）3,4≠（W/L）5,6，該電路就像是一個注入－鎖住的振盪器。M３與M４形成交錯耦合差動對，而M５與M６以連接二極體（diode-connected）的電晶體形式呈現，雖然減小了tank的Q值但卻提高了鎖住範圍（本設計中(W/L)3,4=(W/L)5,6，所以該電路不會振盪）。

《圖十一　(a)第二級÷2電路；(b)注入－鎖定式的說明》

電感L3會與抵消點A及點B的電容效應，是以提高了一定程度的鎖住範圍[7]。和單端輸入的注入－鎖住式除頻器不同[4],[7]，本設計注入一20GHz的差動相位訊號到末端電流源及輸出端。模擬顯示這樣的差動注入可以提高20％的鎖住範圍。

圖九(a)及圖十一(a)中C1及C2的底板電容（bottom-plate capacitance）降低了第一級的迴路增益。這些電容是利用fringe的結構[8]可以同時達到減少寄生效應，並利用較小的面積獲得較高的電容值，採用差動對作為緩衝以驅動外接的負載。透過這二級除頻器，整體電路具有÷4的功能。正確的電路模擬在此是相當關鍵的。尤其是電感及寄生效應的模型必須要準確，以達必須的共振頻率。

實驗結果

此除頻器電路由0.18μm的CMOS製程製作。(圖十二)顯示了一個佈局照片圖，大小為0.5×0.7 mm2。此電路提供2.5 V的電壓，並以高速probe station測試。在穩態下，沒有一個電路元件的壓降超過1.8 V。

《圖十二　佈局照片圖》

(圖十三)呈現該除頻器的輸入和輸出波形。(圖十四)描繪出在正確除頻下最小所需的輸入位準。以上的量測受到幾項限制：40GHz RF訊號產生器有限的輸出功率；經由探針的損失；以及缺乏單端－差動（single-endedoto differential）轉接器。然而，在如此受限的條件下，20GHz下假設Q值為8，可以在39.5GHz附近得到頻率範圍±1.25GHz，即使輸入位準有1.3dB的增量，仍符合公式二十三的預測。

《圖十三　輸入及輸出波形（水平刻度：50 ps/div；垂直刻度：100 mV/div，輸入波形衰減10 dB）》

《圖十四　除頻器輸入敏感度的量測結果》

(圖十五)展示了10GHz的輸出頻譜。在1MHz的偏移下有-115 dBc/Hz的相位雜訊。該電路第一級消耗16.8 mW，第二級消耗14mW。

《圖十五　10GHz的輸出頻譜（水平刻度：1 MHz/div；垂直刻度：10 dB/div）》

結論

本文分析密勒除頻器正確除頻的各項條件，並提出一個利用共振tank的電路架構，在輸出及內部使用Gilbert cell，大大地提升了操作頻率。並將所提出的架構與注入－鎖住式除頻器進行一詳盡的比較。利用÷4電路及上述技巧，我們將得以操作在40GHz。

（作者為台大電子工程學研究所/台大系統晶片中心研發教授 ）

＜參考資料:參考文獻

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[7] H. Wu and A. Hajimiri, "A 19-GHz 0.5-mW 0.35μm CMOS frequency divider with shunt-peaking locking range enhancement," in IEEE Int. Solid-State Circuits Conf. （ISSCC） Dig. Tech. Papers, Feb. 2001, pp. 412-413.

[8] O. E. Akcasu, "High capacitance structure in a semiconductor device," U.S. Patent 5,208,725, May 4, 1993.＞

延 伸 閱 讀	本文介紹一使用台積電0.25m CMOS 製程所設計製造的GSM/DCS 雙頻發射機晶片。相關介紹請見「適用於GSM/DCS 雙頻發射機之偏移鎖相迴路IC 設計」一文。 本文討論了與可攜式數位音視訊(A/V)播放器或稱為「個人媒體播放器」（PMP）開發有關的要求，並提供了一個基於TI DM342的PMA軟硬體參考設計。你可在「 藍芽系統射頻規格測試與相關混合積體電路設計」一文中得到進一步的介紹。 本文將介紹低中頻通訊接收器類比前端的系統模型，同時讓設計人員瞭解所選擇接收器架構可否達到所要求的效能規格。在「低中頻通訊接收器類比前端的實用系統模型」一文為你做了相關的評析。

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