由于附设摄影镜头的移动电话(以下简称为照相手机)与数字相机的画素数快速增加,造成记录像像的非挥发性内存几乎都采用闪存(flash memory)奇特现象,虽然2003年陆续出现新型非挥发性记忆IC,试图夺取闪存庞大的市场,不过一般认为今后数年内具备价格优势的闪存,仍将持续维持独霸一隅的局面,未来新型的FeRAM与MRAM将会取代闪存,成为SoC混载市场的新霸主,不过在此同时「RRAM」的发展动向也备受嘱目,因为「RRAM」具备革命性低价实力与动作特性实在不容小觑。
发展经纬
继FeRAM(强诱电内存)、MRAM(Magnetic RAM)与OUM(Ovonic Unified Memory)之后,Sharp早在数年前就悄悄展开RRAM(Resistance RAM)IC的研发,并在2002年12月于旧金山召开的「2002 IDEM(International Electron Devices Meeting)」大会正式对外发表RRAM IC。如(图一)所示由于RRAM是目前唯一能与具备低成本竞争力的闪存对抗的非挥发性内存,因此一般认为RRAM若能商品化,未来将成为革命性内存。在此同时闪存预定在2007年采用65nm制程量产;NAND Type可望进入55nm制程,这意味着喧腾一时的「物理极限论」,随着制程微细化,例如以往认为Tunnel SiO2的厚度极限无法超越8nm,不过韩国三星在2002年IDEM却以7nm的记录,轻易戳破8nm的极限迷失,使得所谓物理极限论再度受到质疑。
a.单体时的成本指针趋势
b.混载时的成本指针趋势
如(表一)所示,FeRAM的最大优势是混载时的低成本与低耗电性,因此FeRAM经常被应用在可携式电子产品与RFID Tag(卷标)、IC卡等领域。事实上富士通利用FeRAM混载IC制成的RFID Tag与IC卡已经正式商品化;冲电气与SONY共同开发的FeRAM,也在2003年进入实用化,除此之外美国TI基于FeRAM混载时的低成本,与量产时只需增加两片CMOS逻辑IC用光罩即可的特征,计划将FeRAM应用在新世代非挥发性内存,如此一来混载时与快闪IC的成本差距可望大幅缩小,如图一(b)。
FeRAM的单体成本能够接近闪存的水平,主要原因是技术上已经达成单晶体管效应(以下简称为1T效应)所造成,所谓1T效应是指cell面积可缩小到闪存的水平,同时还可以获得多位化效果。一般认为2010年以后可以实现1T型FeRAM,不过现阶段break through效应已经提前浮现,因此1T型FeRAM可望提前在2005年~2010年进入商品化阶段。
表一 各种非挥发性内存的主要规格
项目 |
DRAM |
SRAM |
Flash Memory |
FeRAM |
OUM |
MRAM |
RRAM |
表一 各种非挥发性内存的主要规格 |
无 |
无 |
Current Density (mA/μm2) |
Current Density (mA/μm2) |
Current Density (mA/μm2) |
Current Density (mA/μm2) |
Current Density (mA/μm2) |
非挥发性 |
写入电力 |
写入电力 |
低 |
写入电力 |
写入电力 |
低 |
写入电力 |
高 |
写入电力 |
写入电力 |
低 |
写入电力 |
--- |
高 |
写入电力 |
高 |
100倍
(上限0.2v) |
100倍
(上限0.2v) |
(上限0.2v) |
--- |
数倍 |
20~40% |
数倍 |
20~40% |
50/50ns |
8/8ns |
写入、抹去时间
1μs, |
30/30ns |
10/50ns |
30/30ns |
10/30ns |
1~100ms |
50ns |
8ns |
50ns |
30ns |
20ns |
30ns |
20ns |
读取时间 |
高 |
低 |
低 |
写入电力 |
写入电力 |
高 |
写入电力 |
写入能量 |
无 |
无 |
Current Density (mA/μm2) |
无 |
Current Density (mA/μm2) |
无 |
Current Density (mA/μm2) |
多位化可行性 |
微细化的障碍
|
电容器的容量 |
晶体管数量的多寡 |
隧SiO2的厚度 |
强诱电体组件的面积 |
曝光技术 |
强诱电体组件的面积 |
写入电流 |
涂改次数 |
涂改次数 |
无限大 |
10 |
105~106 |
10 |
10 |
10以上 |
6-12 |
50-100 |
7-11 |
15-30 |
5-8 |
Cell面积(F2) |
4-6 |
20以下虽然目前MRAM的成本还无法与闪存相提并论,不过其它性能例如高速访问时间却凌驾闪存。MRAM的诉求与FeRAM一样,主要是应用在SoC(System On a Chip)等领域,不过MRAM的消耗电流比FeRAM大,因此始终未受到RFID Tag与IC卡等业者的青睐,目前主要用途大多集中在汽车领域。此外MRAM的业者普遍认为2006~2007年以后MRAM才有机会与DRAM产生价格差距,因此短期内并无取代DRAM的计划。
微细化与多值化是RRAM最大潜能
RRAM的特性如上所述Sharp美国分公司与University of Houston共同开发的明日之星「RRAM」,若与闪存或是DRAM比较时,由于RRAM具备成本与性能上的优势,因此Sharp将RRAM的终极目标定位成全面取代目前市面上所有的记忆IC。有关RRAM的成本由于微细化与多值化,使得RRAM比NAND型闪存更能够大幅削减成本,同时还能获得数十ns,几乎与DRAM相同的高速访问时间,以及超过105次涂写次数和非破坏性读取等MRAM无法比拟的特性。综观RRAM低成本化的主要理由有三项,
- (1)cell面积最低只有4F2;
- (2)无微细化的障碍;
- (3)可作多值化(图二)。
表二各厂商存放程式用Flash Memory的cell技术一览
厂商 |
表二各厂商存放程式用Flash Memory的cell技术一览 |
Intel |
NEC |
OKI |
ST |
东芝 |
方式 |
NOR |
NOR |
NOR |
NOR |
NOR |
NOR |
结构 |
Stack |
Stack |
Stack |
Sprit gate |
Stack |
Stack |
Gate长度(nm) |
300 |
220 |
200 |
180~200 |
130 |
200 |
Cell面积(F2) |
0.855 |
0.16 |
0.18 |
0.59 |
0.16 |
0.269 |
隧道绝缘膜的材料/厚度(nm)
|
SiO2/未回覆 |
SiO2/9 |
SiO2/9 |
SiO2/8 |
SiO2/10 |
SiO2/10.5 |
施加的电界强度(MV/cm) |
未公怖 |
未回覆 |
未规定 |
6 |
10 |
16.5 |
多晶矽之间的绝缘膜材料/厚度
|
ONO/未回覆 |
SiO2/14 |
SiO2/15 |
SiO2/15 |
ONO/15 |
ONO/17.5 |
写入原理/电子交换部位 |
CHE/drain |
CHE/drain |
CHE/drain |
SSI/浮游gate
source |
CHE/drain |
CHE/基板 |
消去原理/电子交换部位 |
FN/全面 |
FN/channel |
FN/未回覆 |
FN/浮游gate TIF |
FN/channel |
FN/未回覆 |
FN/浮游gate TIF |
Co Sally side |
Co Sally side |
Co Sally side |
Co Sally side |
Co Sally side |
未回覆 |
FN/浮游gate TIF |
W(TiN/Ti) |
W(TiN/Ti) |
W(TiN/Ti) |
W(TiN/Ti) |
W(TiN/Ti) |
W(TiN/Ti) |
W(TiN/Ti) |
STI |
STI |
STI |
STI |
STI |
STI |
Well技术 |
Retrograde三层 |
未回覆 |
Retrograde三层 |
PW |
Retrograde三层 |
Retrograde三层 |
Retrograde三层 |
n |
n |
n |
n |
n |
n |
自我整合技术的适用部位 |
未回覆 |
3 |
2 |
6 |
3 |
无 |
自我整合技术的适用部位 |
有(未回覆) |
有(未回覆) |
Current Density (mA/μm2) |
无 |
有(未回覆) |
有(-7.5V) |
多位元技术 |
无 |
多位元技术 |
多位元技术 |
无 |
多位元技术
|
无 |
多位元技术
|
1万 |
多位元技术 |
1万 |
1万 |
多位元技术 |
多位元技术 |
多位元技术
|
多位元技术 |
未回覆 |
未规定 |
多位元技术 |
改写次数(晶片实际目标)(次) |
多位元技术 |
改写次数(晶片实际目标)(次)
|
最大30ms(单位128byte时)
|
12(word program)
|
10(page program)
|
20 |
5(任意存取时)
|
8(标准值)
|
有关无微细化的障碍,由于制程微细化使得电压亦随着降低,同时写入时的消耗电流也可减低;相形之下微细化后消耗电流大幅增加,却是MRAM结构上的致命伤害。
有关可作多值化,能获得多值化主要原因是读取时的裕度可提高至10万,即使是实验室水准,最少都可获得8值(3bit/cell)的成果。
有关RRAM的量产时期,虽然Sharp并未正式对外公布,不过一般预测应该在今后几年内开始量产,不过前提是必需克服有关量产的技术课题,尤其是先前的MRAM曾经发生「磁性体膜层即使是微弱的变化,亦会造成性能大幅劣化」等有关品质稳定的惨痛经验,更何况RRAM使用全新的材料,因此一般认为正式量产必需花费相当长的时间。
有关OUM的发展,虽然包含Intel、ST以及日立在内许多厂商有意生产OUM,不过各厂商的诉求却截然不同,例如Intel主要是应用在高性能低成本的SoC混载领域,无意利用OUM取代快闪记忆体;ST则是同时以单体与混载为考虑。
表三各厂商存放资料用Flash Memory的cell技术一览
厂商 |
表二各厂商存放程式用Flash Memory的cell技术一览 |
东芝 |
方式 |
AG-AND |
NAND |
结构 |
未回覆 |
Stack |
表三各厂商存放资料用Flash Memory的cell技术一览 |
130 |
125 |
Cell面积(F2) |
0.104 |
0.077 |
隧道绝缘膜的材料/厚度(nm)
|
SiO2/未回覆 |
SiO2/8.5 |
施加的电界强度(MV/cm) |
未回覆 |
11 |
表三各厂商存放资料用Flash Memory的cell技术一览
多晶矽之间的绝缘膜
|
ONO/未回覆 |
SiO2/15 |
写入原理/电子交换部位 |
HOT Electron |
CHE/channel |
消去原理/电子交换部位
W(TiN/Ti)
|
FN/未回覆 |
FN/channel |
FN/浮游gate TIF |
多晶矽之间的绝缘膜 |
未回覆 |
FN/浮游gate TIF |
W(TiN/Ti) |
W(TiN/Ti) |
W(TiN/Ti) |
STI |
STI |
Well技术 |
Retrograde三层 |
Retrograde二层 |
Retrograde三层 |
n |
n,p |
自我整合技术的适用部位 |
未回覆 |
3 |
自我整合技术的适用部位 |
有(未回覆) |
无 |
多位元技术 |
多位元技术 |
多位元技术 |
Retrograde二层
(次) |
30万 |
多位元技术 |
30万
(次) |
改写次数(晶片实际目标)(次) |
改写次数(晶片实际目标)(次) |
单位byte写入速度的保证值
(μs) |
0.3(1Bank动作时)
0.075(4Bank动作时) |
0.39 |
由于低成本是主宰市场主要利器,因此各LSI厂商莫不卯足全力利用光罩数量、多位元化与微细化等手段,试图降低FeRAM与快闪记忆体的成本。如(表二)、(表三)所示,各厂商几乎都是采用130~180nm制程试图获得微细化、低成本化与多位元化效应。
(表四)是最近发表的研究成果;(图三)是韩国三星利用微细化降低成本的典型范例,基本上它是用90nm制程制成2Gbit记忆体,7nm Tunnel SiO2的膜厚与0.004μm2的Cell面积,缔造全球体积最小记录。
表四最近发表的Flash Memory低成本化技术一览
低成本化的手段 |
提案单位 |
内容概要 |
增加单位cell的位元数 |
表二各厂商存放程式用Flash Memory的cell技术一览
增加单位cell的位元数 |
利用AG-AND实现4值/cell多值化。改善元件结构与周围电路,控制峰值电压的误差,获得10Mbps的写入速度。 |
台MacronixInternational与台湾交通大学(2002 IDEM:37.4)
|
利用新结构多位元技术「PHINES」,获得2位元/cell。利用0.18μm制程与0.22μm长度制作。 Cell面积为0.084μm2,单位位元的Cell面积为2.6F2。 |
Intel
(ISSCC 2003:16.5) |
利用2位元/cell多值将随机存取时间缩短至55ns,利用0.13μm制程制作,Cell面积为0.154μm2(9F2)。 |
缩小设计rule |
韩国三星
(2002 IDEM:37.1,ISSCC 2003:16.7) |
利用90nm制程制作,Cell面积为0.21×0.18μm2,使用7nm的隧道SiO2。 NAND Type。 |
缩小设计rule并改善结构 |
Motorola
(2002 IDEM:37.3) |
利用90nm制程制作,SONOS结构,Cell面积为0.456×0.36μm2,混载用。 |
(图四)是日立已经商品化资料储存用「AG-AND」IC的改良版,该IC同时具备2bit/cell与11Mbps高速低成本特性,因此广泛应用于可下载音乐与动画资料的可携式电子产品。
由于一旦多值化写入时间就会变长,因此一般使用下列三种技术改善高速性:
- (1)提高Hot Electron的注入速度,借此达成1μs的写入时间;
- (2)抑制峰值电压,因为区隔4值的三个峰值电压一旦偏离,check注入浮游Gate电荷的次数会增加;
- (3)为抑制注入浮游Gate的单位电荷量(注入电流)误差,因此采用U型浮游Gate。
有关Flash的多位元化新技术,则以台湾的Macronix International与交通大学共同研发的「Programming by hot Hole Injection Nitride Electron Storage;PHINES」最受嘱目,虽然物理上利用相异两部位储存电荷,进而达成2位元/cell的原理与「NRON」、「MirrorBit」相同,不过PHINES方式具有比上述两方式更高的可靠性。如(图四)所示PHINES是在SiO2层挟持的SiN层内储存电荷,该方式基本上与现有的技术相同,不过两者最大差异点是PHINES将SiN层分成上、下两层,上层收集电子,下层则根据正孔是否注入source端与drain端的方式记忆2位元的data,如此一来不但可以延长反覆涂写后的资料保存时间,同时还可以消除disturb并抑制耗电量,相较之下传统技术由于电子与正孔反覆通过SiN层下方的SiO2层结晶,使得SiO2层结晶受到伤害,进而造成储存于层的电子极易流入channel。此外PHINES可将尺寸比电子更大的正孔集中在SiN层的下方,因此正孔不易泄漏,可靠性因而大幅提高。 Cell的大小为5.2F2,每位元相当于2.6F2,如上所述PHINES不易产生disturb,因此极易进行微细化。
有关FeRAM的评价最近这半年发生很大的变化,因为一年前MRAM与低成本Flash之间根本没有所谓的「问题」存在,不过当TI将FeRAM定位成新世代技术与混载用途之后,利用1T型FeRAM进行技术革新的呼声再度浮出台面(表四),如(表五)所示是以强诱电体材料以及不减损可靠性为前提,试图达成低成本混载用晶片等目的。
表五 各厂商的FeRAM Cell技术一览
项目 |
表五 各厂商的FeRAM Cell技术一览 |
松下 |
NEC |
OKI |
ROAM |
TI |
STMi |
结构 |
1T1C |
1T1C |
2T2C |
1T1C/2T2C |
2T2C |
1T1C |
1T1C |
表三各厂商存放资料用Flash Memory的cell技术一览 |
180 |
180 |
240
松下 |
250 |
6000 |
110,60 |
180 |
Cell面积(μm2) |
1.3 |
--- |
5.6 |
电容器面积0.95×0.86mm2
|
未回覆 |
0.54,0.35 |
0.8 |
电容器面积0.95×0.86mm2 |
Stack |
Stack |
Planer |
Stack |
Planer |
Stack |
Stack |
电容器长膜位置 |
金属配线下方 |
金属配线下方 |
金属配线下方 |
金属配线下方 |
金属配线下方
COB |
金属配线下方 |
金属配线下方 |
强诱电材料
(换算成SiO2时的膜厚)(nm) |
PZT(0.15) |
SBT(0.15) |
PZT(不详) |
SBT(实际膜厚15)
|
PZT(未回覆) |
PZT(不详) |
PZT(未回覆) |
强诱电体的分极率(μC/cm2) |
40(1.8V时) |
20 |
未回覆 |
14 |
未回覆 |
40(1.8V时)
30(1.2V动作时) |
8 |
上方电极材料 |
IrO2 |
Pt |
未公布 |
Pt |
Ir/IrO2 |
Ir,IrO2 |
Pt |
下方电极材料 |
Ir |
Pt |
未公布 |
Pt |
Pt/IrO2 |
Ir |
Ir/IrO2/Pt |
W(TiN/Ti) |
STI |
STI |
Recess LOCOS |
LOCOS |
LOCOS |
STI |
STI |
下方电极材料 |
Retrograde三层 |
未回覆 |
Retrograde三层 |
下方电极材料 |
未回覆 |
下方电极材料 |
Retrograde三层 |
下方电极材料 |
n |
n |
n,p |
CMOS |
N |
n |
n |
自我整合技术的适用部位 |
1 |
未回覆 |
0 |
未回覆 |
未回覆 |
无 |
2 |
Channel的结构 |
Bracket W |
Bracket W |
Bracket W |
Bracket W |
未回覆 |
W |
Ti/TiN/W |
Channel的结构 |
CMP |
CMP |
CMP |
CMP |
未回覆 |
CMP |
CMP |
Channel的结构
为克服FeRAM的Cell尺寸过大的缺失,因此SONY与OKI电气共同开发Cell尺寸只有12F2的FeRAM,如此一来就可获得纵横分别是4F与3F的间距(图五),虽然该IC可适用于单体与混载记忆,不过上述两公司却计划应用于可携式电子产品的SoC等混载领域。该强诱电体材料使用的SBT(SrBi2TaO9)的烧成温度为650~675℃,比以往的烧成温度低100℃左右。 OKI电气预定2003年正式推出0.5μm产品,2005年则为0.25μm。
如上所述光罩追加的数量对FeRAM混载时的成本具有决定性影响,也就是说如何有效将光罩数量削减至极限,已经成为各厂商一致的目标,例如富士通、三星与TI相继开发只需一片光罩就可制作强诱电体上下电极的技术,其中又以TI只增加两片光罩,再利用21片光罩制成电路混载FeRAM的方式最突出。此外利用一片光罩作蚀刻(etching)对缩小设计尺寸也有很大的助益,因为它可以避免光罩对位时的空间与蚀刻时的损伤,进而获得极佳的窄间距效应,如(图六)所示三星利用单光罩的蚀刻技术与0.25μm的设计rule,制作15F2/32Mbit的单体元件。
《图六 三星开发的1T1C型32MbitFeRAM》 |
|
有关1T型(One Transistor Type)FeRAM的资料保存时间,根据日本产业技术综合研究所的研究结果显示大约是10年左右(图七),虽然有许多半导体厂商与学术界携手研发1T型FeRAM,不过资料保存期限只有一天的水准,因此目前尚无法实用化,有鉴于此日本产业技术综合研究所开发可以抑制漏电电流的技术,大幅延长资料保存时间。根据研究结果显示,利用该技术可获得4F2的Cell,如果使用70nm制程可在1.8cm2的晶片面积获得10Gbit的容量,而且还能实现1T1C型FeRAM无法完成的非破坏性读取,值得一提的是1T型FeRAM的量产技术还有待开发,其中又以如何取代雷射堆积法是实用化最大课题。东京大学开发的1T2C型FeRAM的结构,该IC的Cell尺寸为4F2,同时还可作非破坏性读取。
RRAM的制作技术
RRAM的记忆元件使用一旦施加脉冲电压,阻抗值就会立即改变产生所谓CMR(Colossal Magneto Resistive)效应的材料,如果利用脉冲电压设定阻抗值,理论上就能维持不挥发特性,并且还可以从该阻抗值作非破坏性读取。 CMR效应与MRAM使用的TMR效应不同,因为磁界对阻抗值完全未发生任何作用,也就是说RRAM不需像MRAM利用电流产生磁界再作spin控制,在此同时为防止受到外部磁界的干扰,必需再作磁气shield。
有关阻抗值的最小与最大比,2002IDEM为已经证实大约是1000倍左右,不过实际上100Ω~10MΩ时则可作10万倍的变化,此外CMR效应属于超传导状态,因此可以在任何低温环境动作,也可以在200℃高温下动作。 SHARP为了将RRAM制成非挥发性记忆体,利用溅镀设备在矽晶圆上制作CMR薄膜,再用Pt材质的上下电极挟持CMR,由于它与CMOS制程的相性很好,所以可用400~600 ℃的低温制作,如此一来便可使逻辑单元制毕后更容易构成RRAM元件。(表五)是SHARP利用0.5μm CMOS技术试作cell大小为0.8×0.8μm2正方的64位元RRAM晶片规格摘要。
表六 SHARP试作的RRAM的规格
项目
|
表六 SHARP试作的RRAM的规格
|
写入电压(V) |
5 |
写入时间(ns) |
20 |
消去时间(ns) |
10 |
消去电压(V) |
5 |
读取电压(V) |
1.5以下 |
读取时间(ns) |
10 |
写入时的最大电流(μA) |
200 |
读取裕度 |
10~1000倍 |
多位元化 |
可 |
Cell面积 |
4F2或是6F2 |
温度稳定性 |
200℃以上 |
结语
200℃以上
[2] D.A. Smolyansky, Time Domain Network Analysis:Getting S-parameters from TDR/T Measurements - Infiniband PlugFest, 2004> |
|
|
|
|
|
90年代末期实用化强诱电记忆体(FeRAM)的耗电量比快闪EEPROM、DRAM低,因此迅速成为非接触式IC卡与可携式电子产品的新宠。RRAM工作机理超出半导体理论范围
|
|
德国英飞凌已经展出了实验性的有机PRAM,而台湾的旺宏电子也展出了PRAM和RRAM。在FRAM、MRAM和PRAM之后,元件特征尺寸将向柰米级发展。先进记忆体技术向奈米级设计发展
|
|
在专题研讨会上,三星独家进行了PRAM和FeRAM的发表。要想提高PRAM的集成度,必须降低可编程电流,由此还可减小单元面积。FeRAM薄膜化研究新进展
|
|
|
|