随着VLSI制程分辨率的快速缩小，甚至比optical lithography所用的光波长还小时，制造的控制误差愈来愈无法精确的控制，而不可避免的是在同一制造环境下，许多误差常呈相类似的统计分布，并且呈现许多相关性时。若IC设计不考虑相关性，而只用一些简单分布的情况做为设计依据，则许多原可利用的margin将浪费掉。为充分利用此一特性，最近在数字IC的时序领域，热切提出了一种新的时序分析方法--统计型时序分析(Statistical Timing Analysis-SSTA)。