過去幾十年來，數位設計人員一直仰賴邏輯分析儀做為驗證系統的主要工具。最近這幾年，時脈速率變得愈來愈快，使得設計人員必須要考量系統每個部份的信號完整性（signal integrity）問題，包括可測試性（testability）在內。若想得到成功的量測結果，邏輯分析儀的測試棒就不能再隨意地與系統連接，而是要考量諸如測試棒的位置、負載、以及與傳輸線的接近程度等因素。這篇文章將介紹設計人員在探量高速的數位系統時，常會碰到的幾個陷阱，也會探討測試棒的負載模型及測試棒位置的影響，最後還會說明連接測試棒與高速系統最常用的兩種方法：測試接腳探量法（stub-probing）以及阻尼電阻探量法（damped-resistor probing）。

邏輯分析儀測試棒的負載模型

任何一種測試棒都希望對系統造成的電性負載愈小愈好，如果測試棒會大幅改變系統效能的話，就無法協助設計人員驗證系統了，因為故障的原因很可能完全是因測試棒所引起的，而唯有找出故障的原因，才能進行有效的驗證。因此，無論測試棒對系統所造成的影響是可以忽略或是相當嚴重，設計人員都必須要能預測出來。

預測待測系統的效能最準確的方法，是將測試棒的負載模型納入系統模擬中。邏輯分析儀的製造商會提供RLC線路，可用來建構測試棒最高到某個事先定義之頻率（通常為6 GHz）的負載模型。模擬不僅可以提供最準確的測試棒效應模型，也可以提供一個方法來改變每一個變數，以便觀察每個變數的影響。這些變數包括測試棒在傳輸線上的位置，以及從傳輸線到測試棒針尖之測試接腳的長度。一般而言，邏輯分析儀的測試棒看起來會如(圖一)。

《圖一　邏輯分析儀測試棒經過簡化的負載模型》

在較低的頻率下，電阻會是測試棒主要的阻抗所在，且對目標系統的影響最小。這是因為測試棒的阻抗大約在20 kΩ左右，而目標系統的阻抗通常只有50到75Ω，這兩個阻抗會並聯在一起，最後會得到與目標系統幾乎差不多的阻抗。隨著頻率的提高，測試棒的電容和容抗會開始出現，使得產生的阻抗開始變小。一旦阻抗小到與目標系統的阻抗很接近時，測試棒所造成的反射就會成為一個重要的問題。

在很高的頻率下，測試棒會出現電感性，且阻抗也會隨之增加。測試棒負載的電容和電感特性會形成一種共振現象，邏輯分析儀測試棒的目標是要將其共振點的頻率儘可能地向上推升，而且共振點的阻抗也要愈高愈好。如果測試棒的阻抗降到10～20Ω的範圍，測試棒就會將目標系統的較高頻率成份分流開來。因此，測試棒製造商一般會針對每一種尺寸的測試棒，提供精確的負載模型以及阻抗相對於頻率的數值。

如果要快速地估算出測試棒的效應，可以使用集總（lumped）電容測試棒模型。邏輯分析儀測試棒的製造商會針對每一種尺寸的測試棒提供集總電容的估計值，有了等效的集總電容值，就可以利用終端電阻值或傳輸線的阻抗得出一個時間常數。接著，這個等效的τ值就可以用在系統時間常數的RMS總和運算上，一旦算出整體系統的時間常數之後，就可以將它轉換為上升時間和頻寬，以預測出測試棒對系統整體效能的影響。

測試棒位置的影響

由於測試棒會成為待測電路的一部份，而待測電路也會變成測試棒的一部份，因此可以預測出我們有興趣之兩個點（亦即接收器和測試棒針尖）的效應。測試棒的影響來自於幾個主要的變數，其一是測試棒在目標傳輸線上的位置；測試棒所造成的反射會因它在傳輸線上的相對位置而不同，反射是否會造成嚴重的影響取決於目標系統（測試接腳長度、終端方式、電壓邊限等因素）。(圖二)是一個標準的傳輸線系統，指出了連接邏輯分析儀測試棒時最常用的幾個位置。

《圖二　標準傳輸線的電路架構》

負載終端的系統（load terminated system）

在負載終端的系統中，傳輸線的設計只會使用負載終端電阻，所產生的反射會被接收器端的終端電阻吸收掉。如果反射與入射波或隨後產生的波同時到達的話，就會以上升時間惡化或符號碼間干擾（ISI）的型態出現。當把邏輯分析儀測試棒連接到系統上時，測試棒看起來會像是一個電容性的不連續點（capacitive discontinuity），因此在這種類型的系統中，插入測試棒的最佳位置是在源極。原因之一是：測試棒反射出來的波會立即出現在驅動器端，此反射波會被低阻抗的驅動器再度反射出來，並與入射波一同沿著傳輸線行進。雖然所接收到的波形會有上升時間惡化的現象，但是二次反射的量會是最小的。原因之二是：為了要降低電容性負載對系統造成的影響，測試棒所形成的RC時間常數要儘可能地小。雖然測試棒的電容值是無法改變的，但時間常數的電阻值/阻抗則視測試棒的位置而定。如果在源極插入測試棒的話，時間常數的電阻值／阻抗會是低阻抗驅動器和傳輸線阻抗的並聯值，這樣的組合會在系統上產生最低的電阻值/阻抗，因此也可以得到最小的RC時間常數。

源極終端的系統（source terminated system）

在源極終端的系統內，圖二中只會用到源級終端電阻。入射波的振幅會在源極終端電阻值和傳輸線的阻抗切分開來，一半的振幅會行進到接收器上，並在那裡發生完全的反射，此反射波會與入射波疊在一起，形成驅動器原本的振幅。反向行進的反射波則會傳導回驅動器端，被源極終端電阻吸收掉。源極終端的架構具有的特性是，除了在接收器這一點以外，傳輸線上的任何位置所看到的波形都會呈階梯狀，邏輯分析儀會透過與使用者自訂的臨界電壓（一般為電壓擺動幅度的中間位置）做比較的方式，來決定所探量的信號是“1”或是“0”。這表示如果邏輯分析儀的測試棒是擺在接收器以外的任何位置，會看到階梯狀的波形，但當波形停留在電壓擺動幅度的中間位置的期間，邏輯分析儀會無法決定出信號的邏輯位準，如此一來會直接影響到分析儀的時序效能。因此，對源極終端的系統來說，邏輯分析儀的測試棒應該要擺在儘可能靠近接收器的位置。

雙終端的系統（double terminated system）

在雙終端的系統中，傳輸線上會同時使用源極和終端電阻。在這種系統中，因源極和負載終端電阻所形成的分阻效應（resistive divider）會使得只有一半的原始信號會到達接收器。邏輯分析儀的測試棒一般可以擺在這類系統上的任何地方，主要的考量點在於測試棒的RC時間常數。儘管如此，系統上任何位置的電阻值／阻抗都會是傳輸線特性阻抗（characteristic impedance）的1/2（即50Ω/50Ω）。因為只有一半的原始電壓位準可在測試棒針尖上觀察得到，所以設計人員要確定所量測的信號是否符合邏輯分析儀的最小電壓擺動規格。

測試接腳探量法

當測試棒針尖無法直接擺放在目標系統的傳輸線上時，可使用測試接腳探量法。測試接腳（stub）指的是存在於測試棒針尖與目標信號之間的這一段長度，可以包含PCB的跑線、接線、或是連接器的接點。由於PCB上有種種的佈局限制，因此很難不使用測試接腳探量法，問題是：測試棒針尖需要靠傳輸線多近才能保持系統和邏輯分析儀的效能在可接受的範圍？

當提到傳輸線的時候，會需要使用適用於邏輯分析儀測試接腳的經驗法則，而此經驗法則係取決於系統的上升時間。以邏輯分析儀來說，建議測試接腳的電氣長度最好不要超過系統上升時間的20％。電氣長度若小於系統上升時間的20％，測試接腳可被視為是一個集總電容，而非一條分散的傳輸線。然而隨著測試接腳的長度增加，電容值也會大幅地提高，到某個點時，整個測試接腳的電容值會超過測試棒的總電容值。

下面的例子列出了特定上升時間所能接受的最大測試接腳長度，範例中使用的傳導速度為150ps/in，這是FR4介電PCB上常見的速度。就標準50Ω的FR4微帶（microstrip）傳輸線來說，每英吋的單位電容值通常為3pF。

《公式一 範例》

我們可以透過1吋長的測試接腳，將邏輯分析儀測試棒連接到傳輸線的負載上來進行觀察，以說明上面所舉的例子。從(圖三)與(圖四)可以看出，利用測試棒在負載端進行探量時，1吋長的測試接腳對負載終端的傳輸線系統所造成的影響。圖三顯示了四個上升時間，其中，150ps、250ps和500ps的上升時間都會把1吋長的測試接腳視為無法接受，但1000ps的上升時間則可以正常地運作。從圖中可以明顯地看出，1000ps上升時間的特性比150ps上升時間的特性好太多了。

《圖三　針對負載終端的系統以1吋長的測試接腳在負載端用測試棒進行探量，於接收器上所量到的信號》

圖四為透過1吋長的測試接腳，在測試棒針尖所量測到的信號，很明顯地，1000ps上升時間的特性同樣優於150ps上升時間的特性。

《圖四　針對負載終端的系統以1吋長的測試接腳在負載端用測試棒進行探量，於測試棒針尖上所量到的信號》

由圖三、圖四可以得知，對高速的信號而言，必須同時考慮接收器和測試棒針尖的信號品質，才能進行成功的邏輯分析。

阻尼電阻探量法

顯然地，在測試棒針尖和待測系統之間加入傳輸線的測試接腳，會嚴重影響目標系統的接收器和邏輯分析儀的測試棒針尖的信號品質。當測試棒針尖無法直接擺放在目標系統上時，可透過一種稱為“阻尼電阻探量法”的方式來改善測試棒和系統的效能。這個方法是將一個阻尼電阻直接插在目標系統上，以形成一段能見容於測試棒針尖的較長延伸測試接腳。該阻尼電阻有兩個作用：一是將目標系統與測試接腳-測試棒的電容性負載隔離開來，二是耗散測試接腳上的反射波能量，讓邏輯分析儀可以觀察到比較乾淨的信號。

為了說明測試接腳的長度愈短愈好的重要性以及阻尼電阻的價值，以下舉一實例，將安捷倫E5387A柔觸型邏輯分析儀測試棒透過一段0.5吋長的測試接腳與一個負載終端的系統相連，並運用眼圖掃描這個信號完整性測試工具來進行量測，如此一來就可以繪製出待測信號的眼圖，如(圖五)，就像直接在測試棒針尖上看到的一樣。所測試的波形是一個500Mb/s、400mVpp的信號，圖左為透過0.5吋長的測試接腳，在邏輯分析儀上所觀察到的信號完整性眼圖，圖右則為在接觸點插入一個125Ω的阻尼電阻後，在邏輯分析儀上所觀察到的信號完整性眼圖。

《圖五a　透過0.5吋長的測試接腳來進行探量，在使用和未使用125Ω阻尼電阻的情況下所得到的信號眼圖》

《圖五b》

＜透過0.5吋長的測試接腳所觀察到的眼圖（a）；在測試接腳前面加上一個125Ω的阻尼電阻後所觀察到的眼圖（b）＞

由這些眼圖可以清楚地看出阻尼電阻對邏輯分析儀所觀察到之信號的影響，其中一個信號對邏輯分析儀來說幾乎沒有用，但只要插入一個阻尼電阻，就可以將信號品質提高到幾乎能忽略掉測試接腳效應的程度。

對含有信號完整性測試工具（如“眼圖掃描”功能）的現代化邏輯分析儀來說，探量方法甚至更為重要。邏輯分析儀可以提供待測信號內含的類比特性，為了讓此類比資訊有用處，測試棒本身一定不可以造成所要顯示的波形失真。如果可以將測試棒的負載降到最低，那麼所產生的眼圖就足以代表發生在系統內的真實類比行為，對偵測和排除信號完整性問題來說，會是一種功能相當強大的工具。邏輯分析儀提供的信號完整性測試工具最大的好處是能夠橫跨許多個頻道，同時進行類比的量測，運用最新的邏輯分析儀模組提供之眼圖掃描功能，最多可以觀察到340個信號。這些新工具固然可以提供全新的透視力來探查信號完整性和進行系統除錯，但如前面所述，探量的方法對量測的成功與否也是關鍵要素。

結論

這篇文章介紹了若要運用邏輯分析儀成功地探量高速的數位系統，需要考量的重要事項。文中指出測試棒會增加目標系統的負載，這當中除了測試棒原有的負載之外，測試棒在傳輸線上的位置也會有所影響。另外，目標系統的電路架構和寄生電容亦會影響測試棒針尖上所觀察到的信號完整性，在使用邏輯分析儀的時候，這些因素都需要加以考慮。

（作者任職於安捷倫科技）