啟用電路的雜散訊號問題

低壓差穩壓器的運作是由啟用接腳負責控制。由於外置控制電路的電壓（假設為1.0V）可能低於穩壓器的電壓（假設最低為2V），因此啟用電路便成為穩壓器必要組成的其中一部份。

以(圖一)(a)所示的啟用電路為例來說，在正常的運作情況下，一般都會利用電阻值較大的R1電阻來連接Vdd與輸入反相器PMOS電晶體的內部電源。假設VDD處於穩定狀態，而穩壓器啟動時，Venable_in＝1V（高於NMOS電晶體的臨界點電壓），而且N1及P1都會啟動。但R1是個限流電阻，這一級輸出幾乎低至0V，因此Venable_out＝VDD時便啟用穩壓器。

然而，啟用電路輸入端的失效訊號將0V的供電電壓Vdd(t)慢慢提升之後，P1的暫態源極電壓Vs1(t)會因為R1的關係而暫時低於Vdd(t)，而在P1的閘極/源極電壓Vgs1升至Vtp（PMOS電晶體的臨界點電壓）之前，N1及P1都會同時關閉。在這段時間內，這一級的輸出仍然處於0V而非Vdd(t)，因此Venable_out＝Vdd(t)且啟用穩壓器時，將導致Vdd(t) 緩慢上升，讓穩壓器在不應啟動時無故啟動。若R1的電阻值更大，後果將更嚴重。

《圖一　(a)舊式啟用電路；(b)新一代啟用電路》

啟用電路的雜散訊號解決方案

本文特別為這個問題提出一個解決方案，圖一(b)顯示這個方案的電路圖。線框內P2至P6等多個PMOS電晶體，以及C1與C2電容器都是原先電路所沒有而追加的。

P5連接Vdd與Vc控制點，電容值較小的C1電容器（例如只有5pF）則置於Vc與地線之間。若Vdd(t)開始由0V上升（Venable_in一直處於0值），Vc值同樣是0，而且要待Vdd(t)升高超越P5的臨界點電壓|Vtp|之後，Vc才會上升。在C1的作用下，Vc開始慢慢上升。在這段時間內，受Vc控制的上拉電晶體P2及P3便會啟動，並導入暫態電流，確保Venable_out的輸出是處於「低態準位」（即失效）。P2及P3比P5窄小，其用意是要保證在正常運作時線路即使出現暫態，也不會產生雜散訊號。

另一電容值較小（例如只有5pF）的電容器（C2）則經由P4連接在Vdd及Vc之間。採用這個C2電容器便是為了保證雜散訊號不會在上述情況下出現。P4由Venable_out的逆轉狀態負責控制，因此只在穩壓器正常運作（啟用啟動）時，C2才會使用。若Vdd突然急升，例如在正常運作時線路出現暫變，C2會強制Vc迅速靠近Vdd，令暫變電流不會流入P2及P3。若沒有C2，即使在正常運作下，只要Vdd在瞬間大幅急升，Venable_out便會出現失效訊號（雜散訊號）。Vdd下跌至0V（關閉）之後，P6便會釋放Vc的儲電。當Vdd＝0V，P5的汲極/本體二極體也可提供充電電流，為Vc充電。

《圖二　兩款穩壓器都在沒有負載情況下分別進行測試，圖中顯示V_in（Vdd）上升時的輸出》

《圖三　兩款穩壓器分別在輸出端連接了1K-ohm的電阻然後才進行測試，圖中顯示V_in（Vdd）上升時的輸出》

測試結果

在此分別利用內建新舊兩種啟用電路的3.3V低壓差穩壓器進行測試，V_in（Vdd）上升之前，啟用接腳已連接地線（即已失效，因此穩壓器不應有輸出電壓）。若內建的是舊式啟用電路，低壓差穩壓器的輸出為V_out(old)；若內建的是新一代啟用電路，低壓差穩壓器的輸出則為V_out(new)。

如(圖二)顯示沒有負載的測試結果。(圖三)則顯示兩款穩壓器的輸出端（3.3mA負載電流）已連接1K-ohm電阻的測試結果。測試結果清楚顯示，在無負載的運作情況下，舊式穩壓器的輸出端出現1.4V的輸出電壓，而且這個電壓會維持一段較長的時間，但一旦加設了1K-ohm的負載，該電壓只能維持約2ms。相較之下，新式啟用電路就不會再出現雜散訊號的問題。

---作者為NS美國國家半導體設計工程師---