輸出阻抗

一個簡單量測輸出阻抗的方式，是測量一個沒有終端電阻的值，然後再量測一次有終端阻抗（110( for AES3 and 75( for coaxial signals ）。在傳統的信號源阻抗設計上，應該會出現2：1的不同準位比例。這個量測最好是觀察到一個振幅與時間的軌跡所產生的波形。至於為什麼會這樣，遲些會有詳盡的解釋。

一個振幅與時間的軌跡，可以被示波器或其他時間領域儀器量測出來。如(圖一)中的波形，是利用Audio Precision的System Two Cascade中的INTERVU所量測的結果。圖一中的信號源，在有正確的終端電阻與沒有終端電阻下，發現兩波形振幅間的比例非常接近2：1。較高的振幅波形是沒有終端電阻，在這裡用藍色表示。

《圖一 介面輸出波形，藍色沒有終端電阻，黑色有終端電阻》

由於SPDIF波形比較沒有規則，又因為前導訊號(Preamble)會有3UI所產生一個或兩個脈波，來中斷雙階段編碼規則 (bi-phase coding rule)，詳細情形在前兩集已經敘述過SPDIF的規範；所以我們通常利用一樣的前導訊號(preamble signal)來做波形比對。但是有終端電阻與沒有終端電阻的振幅，並不是一致性的2：1比例。如(圖二)所示，在量測AES3的DAT輸出時，其有、無終端電阻的波形形狀與振幅就不盡相同。

《圖二 DAT介面輸出波形，藍色沒有終端電阻，黑色有終端電阻》

在做簡單的評估時，很重要的是在測量時，裝置需要使用一條短的電纜，這是為了將反射所造成的影響降到最低。波形振幅的測量，我們通常使用峰對峰值，但是在有終端電阻的情形下，並不會顯現出脈衝失真情形。事實上，量測圖一的波形振幅為9.8V及5.1V，峰對峰值的比例是2.08：1。

輸出振幅

前面提到使用振幅測量來評估輸出阻抗，這是為了評估輸出埠的信號源阻抗。換個角度來說，介面訊號的脈衝是由兩個可轉換電壓所組成。振幅表示的方式是使用峰對峰電壓值。

(圖一)與(圖二)的波形表示這並非是如此簡單，波形的水平部分朝向零伏特垂下，如同阻塞DC發送器輸出的結果。如(圖三)所示，典型的AES3發送器電路，它帶有兩個電容器及一個變壓器，而這些都有阻塞DC的影響。

《圖三 AES3 平衡式介面線路》

有效的振幅測量可以忽視轉態瞬間這滑落的數值，因為這對維持資料的正確並不重要，只是對於增加峰對峰的測量數值有用而已。

經由減去從峰對峰數值中下滑的強度，你可以忽視下滑對峰對峰振幅的貢獻。例如，在(圖二)中，有終端電阻的峰對峰訊號的線跡(考慮這兩個最寬的脈衝)是5.1 V帶有一個0.6V的下滑，而正確的振幅應該是4.5V。

但是請注意的是這種藉以減去的下滑測量並不是標準化；對於內部是有用的，但如果是被引用在刊物發表的話，這測量計算就必須要弄清楚。

平衡式輸出埠

AES3在平衡式的規格上是這樣說的，" ... any common mode component of the signal shall be more than 30dB below the signal at frequencies from DC to 128 times the maximum frame rate..."，並沒有敘述測試條件。這規格說明並不是很理想，寧可當它是訊號對稱的說明，而不是當做平衡條件。

1. 輸出埠平衡的目的

在輸出電路，使用平衡雙絞線當連接線的理由，是因為串音的主要原因是信號通過電感。為了降低信號同時通過電纜所造成的串音，電纜線的選用最好是屏蔽式，這可以使串音降到最小。對平衡式的連接，電感受影響的程度完全決定在阻抗平衡。在平衡式的電路中，存在許多阻抗，如在兩個導體間的阻抗，每個導體到接地也有阻抗，以及有從兩平行的導體中，阻抗到接地所測量出的共模組抗。

阻抗平衡是由於在每個導體中，阻抗到接地的不匹配所產生，這包括共模組抗。因此平衡必須被提升，首先，在每個Pin阻抗中達到高精密匹配，但是這不易達到：或者是把很高的共模阻抗當作導體間阻抗(與變壓器一起使用，較易達到)，都能做到改善。

電感放射是種輸出電路，這限定在兩導體間電流傳送的非對稱性。電流非對稱性只是直接連接到電壓非對稱性，除非來源與目的地兩者對重要的返回電流，都有交換通路；不然任何一個導體的電流，都必須通過另一個導體返回。

假設共模阻抗比差動式(內部導體)阻抗高出許多，這樣交換通路就不會傳送任何電流。如果共模阻抗比來源與目的地阻抗低時，這樣就會產生交換返回電流通路。在這例子中，不但是電壓對稱性，而且在每個pin的阻抗也對稱性，這對於使得每個導體的電流均等，並使得串音降低到最小。

2. 測量輸出埠平衡

對沒有變壓器的輸出埠來說，共模阻抗可能會比較低，在量測共模電壓，可以將兩個輸出導體的電壓相加的方法，與共模參考點相關，然後再除以2，這樣就可以簡單地被算出。這對於示波器來說，做相加法是頗容易去做。

《圖四 平衡式pin腳介面信號，黑色是信號相加，灰色是信號相減 》

輸出信號耦合經由變壓器時(如圖三所示) ，共模阻抗會比較高，而且共模電壓的測量，在輸出端對於連接測量裝置的阻抗平衡，有可能會比較敏感。任何像這些測量都有準確度的限制，和阻抗平衡的關係限制，這對串音來說，是有相關聯的因素。

另外建議使用一對匹配的高阻抗示波器探針，可被使用在AES3規格的輸出埠平衡測量。這主要是使它們負載的影響到最小，進而降低在測量時的誤差。(圖四)顯示出一個差動與共模信號的測量組成方式，這線跡是從這兩個輸入電纜所取得，表示出總和與差動的訊號。這總和的訊號以黑色代表，是共模電壓的兩倍，而差模訊號以灰色代表，是差動電壓。

檢視這個測量，我們所看到的是在共模訊號的線跡中，差動訊號在轉態時，是伴隨著高頻率干擾，表示如黑色線跡。這些干擾的主要頻譜，有一個振幅大於0.4Vpp (表現在共模時，振幅為0.2Vpp)及一段少於20 ns的週期(一個大於50 MHz的頻率)。干擾信號振幅與差動訊號振幅（4.5Vpp）比，接近30 dB。但是在AES規格中，重要的頻率構成要素都落在DC-to-128 Fs( 6 MHz)範圍以上，所以這輸出通過了這平衡規格。

3. 另一輸出埠平衡測量

一個有用的平衡測量存在，可以比較結果，甚至還可以用在雙變壓器輸出。這測試在標準規格中可被修改，所以可用來控制輸出埠的差動和共模負載。名義上110Ω負載阻抗，可被用在與一個中間地帶(介於兩個55Ω，組成110Ω的電阻器)，連接一個82.5Ω電阻器到接地。這並不會反應出典型的負載，但是對於以下幾個理由來說，它是個有用的測量：

● 相對低的共模負載阻抗，可使得對於那些不具有重要意義的高阻抗不匹配，所產生的敏感度少些。

● 共模與差動型阻抗是相同的，所以共模對差動型訊號的比例與對電壓及電流的比例是相同的。

● 具有意義的結果，對有高或低的共模來源阻抗的輸出埠是可比較的，例如：埠有或者沒有帶有變壓器。

這些測量的準確度，視這兩個55Ω電阻器的匹配，比對已經被測量過的平衡比例更好而定。除了匹配外，精密的電阻器對於測量的準確度，以及需要比2%規格好，是沒有具關鍵性影響。

轉態時間

介面的轉態速度，我們可以使用示波器來做觀察。除此之外，坊間的數位音頻測試設備，如System Two Cascade，規格為80 MHz的取樣頻率、30 MHz的頻寬，也可以用來測量典型的AES3的信號，如(圖五)所示。

《圖五 DAT介面輸出波形》

一般而言，上升與下跌的轉態時間被界定在10%與90%間的振幅點，就圖五的波形來說，有個接近5V的振幅，這10%與90%點是差不多是在從低與高狀態值0.5V距離的地方。在線跡上的轉換時間，大約在15 ns與20ns之間，這實地測量值，比我們用使用cascade所量測值還稍微快些。

在(圖六)中所表示的示波器軌跡，示波器量測這軌跡，是使用單一通道取樣速率在1GS/s，以及60 MHz信號頻寬。在量測時，示波器必須一起使用兩個通道，表現差動訊號的軌跡（第二通道反向與第一通道值相加）。

《圖六 示波器DAT介面輸出波形，第二通道反向與第一通道值相加 》

游標已被定在上升轉換的10%與90%這兩點上，以及游標的時間分隔在12 ns。示波器也會直接將個別通道的上升與下跌的時間讀數顯示出來，這些會與結果一致，但是會隨個別的軌跡而變動。這表示在(圖七)。

《圖七 示波器DAT介面輸出波形，分別獨立顯示第一通道與第二通道》

本質抖動

抖動理論以後我們會找一個專題來談，一般而言，在數位介面輸出埠的抖動，可藉由兩個不同的測量來詳細說明：1.量測裝置所產生的抖動(本質抖動)，2.輸出信號符合抖動轉移函數(外在同步訊號源，必須已經通過要求的抖動值)。

裝置的本質抖動有可能是取決於裝置的同步方法，如果選擇時脈控制器，則裝置有可能會使用內部時脈，那麼抖動只有一個的變數。如果裝置所選擇時脈是從屬時脈，並且此時脈是鎖定外來信號的話，那麼不同的電路都可能使用外部信號，則這電路可能會有不同的本質抖動測量值。另外值得一提的是這時脈系統，在不同取樣速率下，可能會改變抖動性質。

對抖動量測來說，主要基本測量儀器通常使用示波器，但是要注意的是，示波器的觸發必須是從已知的低抖動時脈中，去測量輸出信息段速率的同步性。

如(圖八)所示，為一的取樣測量例子，那是使用System Two Cascade的TRANSMIT FRAME SYNC輸出對示波器觸發。在待測物輸出埠的訊號顯示在圖八波形的上方，示波器的持續已被設定在「無限」，在這段週期內，資料也被集中在幾秒鐘到定時誤差範圍，游標被排成一線來顯示通過零點變動幅度是在9 ns。

《圖八 介面抖動信號，使用外部框(Frame)訊號同步》

待測物的輸入埠訊號顯示在(圖八)波形的下方，而且寬度可伸廣到大約1.5 ns，這表示在測量上的抖動誤差。由於輸入埠是從System two cascade的數位輸出，而數位輸出的抖動產生器設定在 "OFF"。在示波器中所看到剩下的抖動，有可能是在訊號產生器或是示波器抖動的關係。(由於介在輸入與輸出的定時偏移關係，所以圖八波形的下方顯示出位元單元的中間轉換，但這情況有時候並不存在，不過(圖八)波形的上方顯示出，介在兩位元單元的轉換的時候，一定都會存在的)。

若考慮到殘餘的抖動，我們可以說待測物的輸出抖動值是9 ( 1.5 ns峰對峰值。這簡單且直接的測量方法對抖動值是個有用的指標，但也有些缺點：

● 在測量中，輸出埠的從屬時脈必須是參考一個已知的低抖動信號。

● 低頻率及非常低頻率的抖動元素，與高頻率抖動的元素，在抖動測量結果上，是同樣重要。

● 在一連續信號中，不可能記錄到每個單獨的轉換。這可能在一些頻率上，造成在抖動的測量上，會有些遲鈍。

● 從平均值來看，轉換的偏差並不清楚。如果抖動是不對稱的，這樣從平均值的峰值偏差，不會只是單純峰對峰偏差的一半而已。我們必須從平均值中，評估最大時間偏差擺幅，與相關錯誤的機械裝置介面有關。

AES3本質抖動規格(IEC60958-3、IEC60958-4也有定義)是針對不同的測量方式寫的，這規格使用一個量測抖動儀器，來比較從相同的訊號中，單一時脈輸入轉態時間。這組合有生產量測上的影響，必須符合高通特性的定義，3 dB點，轉折頻率在700 Hz。

在數位音頻測試儀器上，可以提供這些抖動分析表。在圖八中顯示出相同的訊號，與APWIN表設定頻率在700 Hz到100 kHz幅度一起時，所產生的一個3.3 ns峰值的抖動測量。考慮到峰對峰讀數可高達兩倍的峰值讀數，以及對第一個結果，較低的頻率限制會更低，這兩個結果是一致的。

《圖九 介面信號的抖動頻譜分析》

(圖九)為抖動頻譜，使用APWIN中的INTERVU功能量測。這線圖顯示出抖動頻譜有個重要的峰值，大概是在1.2 kHz，這可能暗示在待測物中鎖相迴路(PLL)，有時脈的轉折頻率。像這樣高的峰值，可以得知此PLL內阻尼特性不適合用在這裡，而抖動轉移函數圖或許可以確定這結果。

抖動轉移函數

抖動轉移函數，是使用一個可控制抖動大小的正弦波為介面訊號，來做測量。這抖動的頻率掃瞄包含了所有有興趣的頻率，以及量測待測物輸出的抖動大小。

這測量可以使用示波器方式來測量輸出抖動，但只有在沒有刺激抖動時的觸發器時脈才適用。(例如System Two Cascade的TRANSMIT FRAME SYNC輸出訊號可用來做無抖動觸發器。)

多數情況下，System Two Cascade也可以完成全部的測量，但是示波器方式或許對量測低頻的轉折頻率更適合。

《圖十 AES3接收器及發送器抖動轉移函數》

這測試方式是輸入信號為0.25 UI峰對峰（0.125UI峰值）的正弦波抖動輸入，這振幅被挑選在抖動最高的振幅，對AES3抖動容忍規格來說，接收器必須可以在所有頻率下解碼。但對儀器來說，並不需要符合這容忍程度，所以抖動振幅或許需要被降低。

量測輸出抖動的大小，使用峰值抖動(peak jitter)的項目來表示，而不是使用峰對峰(peak to peak)，所以125 mUI的讀數符合相同大小，如(圖十)抖動程度。這線跡表示一個在差不多2 kHz的微小峰值，並在差不多在-3 dB＠10 kHz後衰減，這讀數將落在大概是40 kHz的13 mUI。

頻率在40 kHz以上，抖動再度上升到大約是48 kHz 17mUI的小峰值；在那頻率之上，抖動是個低於48 kHz鏡面影像的反應。這暗示在96 kHz副框架(sub frame)速率有假象，這發生在如果時脈恢復系統中的相位檢測器，在前導信號(preamble)的介面轉換做偵測，而不是在調變的資料才做偵測時，抖動是有效地在96 kHz的速率下被取樣，所以抖動高於那速率一半(48 kHz)時，會變成與低於一半速率抖動等效。這前提是藉由設定輸入抖動頻率到95.999 kHz來確認，這只是低於96 kHz副框架速率1 Hz，而且經由示波器來觀察，輸出抖動是個緩慢移動的1 Hz。

若是經由示波器來觀察時，如何去觸發示波器是很重要的，所以這不是只在呈現副框架(sub frame)或框架(frame)轉態而已。如果真是這樣，示波器觸發表現出如我們想觀察那樣的假象，而且將會發現在低頻率下，抖動會在接近那些速率時發生。為了避免這個問題，使用一個無抖動參考時脈，可以在較高的速率下，去觸發示波器。在System Two Cascade背後的主時脈輸出(MASTER CLOCK OUTPUT)提供一個0.5 UI週期的時脈，當介面轉換時，可用來觀察抖動。示波器觸發的拖延可被調整，直到轉換被觀察到有1 UI距離; 但是如果抖動振幅是稍微少於觸發訊號週期的話，就不需要去做這觀察。

在48 kHz小峰值的測量上，是另一個假象產生，有可能是非線性的相位檢測器，造成在框架(frame)速率與進來的抖動做變調關係。這確定抖動頻率被設定在1Hz~48 kHz間，主要的抖動構成要素就被認為是在1 Hz。

為了抖動增加，測量的抖動轉移函數是遵照AES3規格，這規格要求對任何頻率，測量從輸入到輸出，抖動振幅不能多過2 dB。重要的是去尋找 "抖動峰值( jitter peaking )"，在圖十的測量例子中，在2 kHz，峰值是133mUI，表示增加值是比125 mUI的輸入還超出0.54 dB(這兩個測量是峰值，不是峰對峰) ，這是在規格的範圍內。

整體測量表示出，這電路並沒有提供抖動衰減的有意義的值，例如在可選擇的AES3抖動衰減規格，為1kHz ＠6 dB。對裝置來說，執行資料恢復與提供輸出時脈，這兩者使用相同的時脈，是很平常的，這是個接收器/發送器系統的單獨PLL配置。在雙PLL系統，進一步的抖動衰減可被提供在第二個PLL，而這不被用來對進來的資料串做解碼。