创新3D缓冲记忆体 助力AI与机器学习

开放式高速互连协定CXL记忆体介面的近期导入提供新兴记忆体全新契机，在资料密集型运算应用中，与动态随机存取记忆体（DRAM）各显优势。imec的研究显示，包含氧化????锌（IGZO）传导通道的3D整合式电荷耦合元件（CCD）记忆体是绝隹的潜力元件。

AI与机器学习如何改变传统的运算架构

图一 : 透过技术发展可以提高DRAM密度，以解决对DRAM持续增长的需求，并跟进处理器逻辑元件的性能升级。

数十年来，动态随机存取记忆体（DRAM）一直是传统冯纽曼电脑架构的主要记忆体。其功能是暂时储存资料和程式码，并利用双倍资料速率（DDR）汇流排，把这些资讯??入处理器的快取记忆体。DRAM能以位元组（byte）为定址单位，这表示它可以一次定址单个或数个位元组。其中一个最关键的指标是短延迟，即在50奈秒的时程内完成第一个位元组定址的能力。快速撷取程式码最需要这项规格，这些程式码一般包含随机分布在DRAM晶片内的分支指令。

透过技术发展可以提高DRAM密度，以解决对DRAM持续增长的需求，并跟进处理器逻辑元件的性能升级。不幸的是，大约从2015年开始，DRAM的成本微缩以每位元的单位成本表示，越来越难跟上摩尔定律。

与此同时，AI与机器学习等资料密集型应用也在改变冯纽曼电脑架构。为了执行针对特定应用的任务，现在有更多颗与更专用的处理器核心（图形处理器、张量处理器等）同步运作。由於这些应用对於资料的需求极高，更大型的资料串（没有太多程式码）从记忆体传送到这些处理器，提高了对DRAM记忆体的需求。目前正在引进新的内连导线标准来完善平行DDR汇流排的功能，以协助大量的资料传输。

开放式高速互连协定CXL就是其中之一，这是一套用於处理器和记忆体的开放式高频宽内连标准，能更有效率使用DRAM记忆体。CXL支援多种应用案例，提供不同类型的标准，称作第一类（Type 1）、第二类（Type 2）与第三类（Type 3）。最後一种也称为Type 3缓冲记忆体，可??作为一种外接记忆体池，透过高频宽CXL交换器来把大型资料区块??入多种处理器核心。

3D电荷耦合元件：CXL Type 3缓冲记忆体代替DRAM方案

尽管业界在研发搭配CXL介面的DRAM技术，imec采取不同的做法。imec研究团队先是发现CXL记忆体尤其是Type 3缓冲记忆体，可能拥有别於DRAM的特性。尤其是针对读取第一个位元的延迟高要求这也是很难改用另一种记忆体来取代DRAM的原因，在这些CXL Type 3结构中，可以放低这方面的标准。前提是新的记忆体技术能够符合成本效益，并在极短时间内处理大型资料区块，以补偿读取第一位元的延迟变长。

imec近期发表了一种新的记忆体概念，可??满足CXL Type 3区块可定址记忆体的所有需求：采用一种类似NAND记忆体的3D结构并搭配氧化????锌（IGZO）通道的一款电荷耦合元件（CCD）。

在CCD元件内，要把资料写入CCD暂存器，方法是把电荷载入由MOS电容器组成的不同阶段，每个电容器都能储存一位元的资讯。基本上，这是序列式运作，类似於人力接龙（bucket brigade）的传输方式：电荷??入第一阶段。接着传到下一阶段每阶段由数个相位闸极控制（通常是三个或四个）。该运动持续进行，直到第一个电荷传送到能读取资料的输出端。把CCD用作记忆体元件的做法可以追溯到1970年，但很快就因为以位元组为定址单位的DRAM而显得相形见绌。随後，这项技术引入影像感测器市场，并在此进一步发展。因此，基础的CCD技术广为人知，也很可靠。加上以电荷为基础，展现了功率效率。

imec概念的创新之处是其特定的3D特性，促使CCD技术具备超高的密度及成本效益。这套拟定的3D架构受到3D NAND技术的启发，3D NAND的三个面向都有记忆体单元。在3D NAND结构内，这些记忆体单元相互堆叠，形成一条垂直串列，并由水平方向的字元线定址。制造采用一种「打孔填充（punch and plug）」的制程：先成长一层字元线堆叠，接着利用先进的蚀刻制程来穿凿这层堆叠，形成圆柱型孔洞。随後，包含一个多晶矽通道的NAND专用层沿着孔洞的侧壁沉积。[2]

imec提出的3D CCD缓冲记忆体概念使用相似的方法：多颗CCD暂存器整合到垂直对齐的孔洞，每颗暂存器由一串MOS电容器单元组成。一项关键技术是利用氧化物半导体（例如氧化????锌）通道材料，而非多晶矽。氧化????锌（IGZO）可以透过原子层沉积（ALD）技术来沉积，在这样高深宽比的结构内实现均匀一致的沉积。采用氧化????锌的另一个好处是资料保留时间相对较长。如此就较不需要频繁重新写入记忆体，而这点是DRAM记忆体的一大缺点。

基於氧化????锌的2D CCD概念验证结构

为了导入实际应用，imec的第一步是在一套2D概念验证展示这款包含氧化????锌（IGZO）材料的CCD记忆体运作。这种平面式CCD结构包含1个输入级、142个阶段（每阶段包含四相闸极，且可储存1位元）以及1个基於双电晶体的读取级。为了把资料写入CCD暂存器，要从输入级注入电荷，接着依序经过142个阶段来传输电荷透过切换相位闸极的电压来实现。

这款CCD元件提供超过200秒的资料保留时间、超过1010 次的重复读写次数，且未出现衰退，还有高於6MHz的电荷传输速度。该CCD暂存器的多阶储存能力也展现出能有助於提高位元密度。

高密度、低成本的3D氧化????锌CCD缓冲记忆体

这套概念因为具备类似3D NAND的结构，所以制造的成本效益更甚於DRAM。但在位元密度方面，3D CCD缓冲记忆体也能打败DRAM吗？DRAM预计会在2030年达到1Gb/mm2的规格。为了回应这点，imec研究人员结合2D CCD概念验证结构的特性及NAND快闪记忆体目前可达到的规格，估算了这款新型3D缓冲记忆体的位元密度。他们假设每记忆体单元为双位元，阵列面积的使用损失率为30%，该损失率由字元线上的金属接点配置决定。另采用了三相时脉运作。这表示每阶段包含三种不同的相位，每阶段的等效相位闸极接收相同的时脉讯号。

就NAND快闪记忆体目前所能实现的规格来说（至少230层的处理能力），imec预估，相较於（2D）DRAM预计在2030年前达到的规格，这种3D缓冲记忆体已经能提供5倍的位元密度。而3D NAND快闪记忆体的发展尚未止步：有些记忆体晶片制造商承诺会在2030年前制出1000层的产品。因此，就位元密度来说，区块可定址的新型记忆体可??大幅领先DRAM。imec研究人员目前着手利用有限的字元线来研究这种CCD结构的3D应用。

展示物件

图二 : （上图）由imec提出的氧化????锌（IGZO）3D整合式CCD记忆体区块，包含一颗位於垂直对齐孔洞内的整合式CCD暂存器，字元线则作为CCD闸极；（下图）CCD暂存器的截面特写，展示一列氧化????锌（IGZO）的MOS电容器。

(本文作者Maarten Rosmeulen于比利时鲁汶的比利时微电子研究中心（imec）)