电磁干扰（EMI）是一种能源，会对电子/电机设备的性能产生负面影响，让系统产生不好的反应或完全停止运转。电磁干扰是由幅射电磁场或传导的电压或电流所产生。高速数位系统中的高频时脉以及尖峰率（short-edge rates）都会造成各种电磁干扰问题。

《图一 以时域呈现的Hershey Kiss 曲线展频频率频率图》

传导与幅射电磁干扰的重要来源之一，就是电子设备与交流电线之间的耦合，例如像电脑、交换式电源供应器、以及使用电动马达的电子装置，包括电冰箱、冷气机、跑步机等。当电子装置产生的电磁干扰被传导至电子电路，这些线路就形同一个天线，并以RFI（射频干扰）的形态把传导电磁干扰「传送」到整个结构。

电磁干扰产生的影响，可以从轻微的故障，到严重的完全停摆，因此有效控制电磁干扰是很重要的工作。电磁相容（EMC）是指系统在目标环境中正常运作的能力，不会传导或幅射过多的电磁能。

《图二 以频域呈现的展频频率频率图》

EMC 标准与衍生成本

EMC 标准的设立目的是确保电子设备的各元件不会对其他元件的运作造成问题，或什至导致设备故障停摆。这类规定要求各种消费性电子产品遵循电磁干扰的遮蔽设计 – 包括电视、广播、可携式娱乐装置、电子游戏装置、以及网路装置等产品 – 各国的规范皆不尽相同。电磁干扰标准是由各个不同机构所颁布。在美国，联邦通讯委员会针对Class A 与B设备颁布Part 15，sub-part J规范。 Class A 与level A指的是工业设备，而Class B 与level B 则是消费性产品。电磁干扰规定不仅能降低电子产品之间的干扰，也同时兼顾健康与安全方面的考量。

EMI控制方面典型的考量因素包括:

电磁干扰的控制与降低技巧

控制与降低电磁干扰有两种基本方法: 抑制与吸收。降低杂讯最常见的方法包括适当的设备电路设计、遮蔽、接地、滤波、隔离、分离与限制方向、电路阻抗控制、线路设计、以及杂讯消除技巧。这些方法需要用到各种被动与主动元件，像是滤波器、choke、陶铁磁珠（ferrite bead）、挡片与箔片、遮蔽可搭配各种印刷电路板配置规则、以及展频时脉产生器（SSCG）。

《图三 Hershey Kiss 曲线展频优点》

从根源解决电磁干扰问题

其中一项EMC设计基本原理，就是从印刷电路板的来源处抑制电磁干扰。利用各种展频技术，让特定频宽上产生的能量分散到另一段频域，以让讯号分布到较宽的频宽。展频时脉产生器（SSCG）能为研发业者执行这种展频功能。

当选择利用展频时脉来为消费性产品抑制电磁干扰时，研发业者必须确保下列各点：

系统能通过电磁干扰的规范测试

完善的频率安排和调节频率，是最重要的关键。高品质的Hershey Kiss曲线频率，在降低电磁干扰方面能达到最好的效能；三角频率特征需要大量的展频才能达到相同的电磁干扰降低幅度（请参考下图一至图三）。较高的调节频率通常能提供较高的电磁干扰降低幅度（请参考下图四）。

《图四 藉由调变频率达到优化的干扰衰减 》

即使遭遇各种展频衍生的副作用仍能维持系统的效能

首先，锁相回路必须在最佳状态下运作，例如，高PFD与VCO频率、适当的频宽等。第二，展频的量一般须尽可能压低，以便让系统时序维持较大的运用空间，并压低周期之间的抖动。在中心频率下调（down spread）方面，较低的展频量，让系统运作的速度较缓慢，但平均频率不会降得太多。

把整体系统成本的影响减至最低

在各种消费性产品方面，展频时脉晶片的价格向来都是一个重大因素。然而，随着近几年来消费性产品的复杂度大幅攀升，研发成本与风险也须要仔细考虑。例如，即使没有办法满足某项要求，不论是电磁干扰或抖动效能，产品还是有可能必须针对系统时脉进行修改。可编程EMI设计的弹性，能降低开发的成本与风险，带来较多的保障。

《图五一个通用型SSCG缓冲芯片的频率调整》

展频时脉产生器

展频时脉产生器（SSCG）可分成可编程以及不可编程两类，并可分成Hershey Kiss曲线和三角展频曲线两种展现方式。不同消费性产品在展频的频率、中央或下调展频、展频量、调变频率、Hershey Kiss曲线或三角曲线等方面都有差别。

厂商针对特定的应用，开发客制化的不可编程展频时脉晶片，能提供许多固定的选项，像是频率范围和展频幅度，因此很难同时满足最佳展频需求又达到最高的成本/效能比。市面上大多数固定功能的时脉晶片都提供多个固定的可选择输入频率范围（例如20至40MHz、40至80MHz、以及80至160MHz）以及展频比率（像是0.5%、1%、2 %以及3%）。想进行最佳化，则需要两组PLL参数，其中一组针对降低EMI的效能，另一组则针对PLL的效能（如图五所示）。

在从这些最佳化的设定中建构出实际的组态时，许多不想看到的副作用就会浮现。例如，当输入频率没有位在选定范围的中央，VCO与调变频率就会线性缩放（如图6所示）。若PLL频宽过低（通常用来控制周期间抖动，参考图6所示），频率的线图就会扭曲，进而影响EMI的效能。

在低输入频率边界处，最坏情况可能会发生—由于低PFD加上VCO频率，周期间抖动会明显提高，加上由于低调变频率和可能的频率线图扭曲，电磁干扰降低的幅度就显著降低。当可选择的展频量有限时，研发业者被迫选择超过需要的展频量。这通常会让周期间抖动增加，并降低系统的时序预算。若这些展频比率都无法满足系统的需求，研发业者必须要求时序元件制造商进行设计变更，并制造新的晶片，最快的情况也须耗费数周，即使简单的金属层变更设计，通常也须付出昂贵的成本。

《图六 频率调整与优化线图的比较 》

反观可程式化的展频时脉产生器由于提供通用时脉，支援现场可编程化调整的弹性，并搭配晶片内建的非挥发性记忆体，让元件能最快速地设定各项展频参数，不必再进行缓慢且昂贵的晶片设计变更。可编程化的能力亦让系统能进行最佳化，在目标规格下达到最佳的展频时脉效能。例如，研发业者可定义实际展频幅度，像是2.1%（而不是可选择的3%），或针对目标频率的设定来最佳化调变的模式。图4显示调变频率的优化，采用Cypress Semiconductor的CY25400 SSCG 元件，能轻易让电磁干扰降低的幅度达到-3 至-4 dB。 CY25400 是一款4-PLL 时脉晶片，内含两个展频PLL。两个展频PLL都有两个独立的展频模式可供选择。

大多数研发业者较偏爱 Hershey Kiss 曲线的展频元件，达到较佳的EMI效能，但许多时脉元件厂商仅提供线性展频时脉元件。理想的情况下，SSCG应提Hershey Kiss曲线与线性展频时脉。图3显示?Hershey Kiss曲线展频元件，在搭配CY25400元件进行测试时，提高衰减幅度为-1.67dB。

此外，各种重要的时脉参数，像是PLL电荷泵浦电流、VCO增益、以及输出电流强度，都应能调整设定。如此的弹性能大幅改善系统效能、缩短系统研发时间、允许最后一刻的修改以降低风险。

--作者Shuliang Li为赛普拉斯半导体资深设计工程师，Narayan Purohit为行销总监--