FPGA技术的优点之一是可以更快速地进入除错阶段，内电路的除错与整合对FPGA的设计人员非常重要，因为几秒钟或是几分钟的内电路验证就可以取代掉数周或甚至数月的模拟时间。今日的FPGA具有相当丰富的功能与高度的整合能力，因此在设计复杂的系统或子系统时非常具有吸引力。然而，除错所需的关键信号往往会躲藏在深处，一般无法直接看到，所以在设计阶段的初期就必须考虑选择一种合适的内电路除错方法。研发团队究竟要如何决定该采用晶片式的逻辑分析仪，或是预先设计一些挂钩（hook），以便外接传统的逻辑分析仪来进行除错？

在设计阶段的初期，开发FPGA系统的工程师就必须有意或无意地做出一些关键的决定，这些决定会影响其设计变成实际的电路之后容不容易除错。除了会影响除错的效率之外，所使用的方法也会对设计本身造成一些冲击。

嵌入式的逻辑分析核心

逻辑分析核心是FPGA业界运用最广的IP核心，Xilinx和Altera两家公司都有提供逻辑分析核心。 Altera的ELA（嵌入式逻辑分析仪）以及Xilinx的ILA（整合式逻辑分析仪）都可针对内电路除错的需求，提供许多基本的逻辑分析功能。分析仪核心的结构与一部简单的外接式逻辑分析仪类似，包含两个主要的区块：一个是用来进行触发的比较器，另一个则是用来撷取轨迹资料的储存暂存空间。此外，每家厂商都会提供一个检视器，以便分析撷取到的资料。逻辑分析核心可在合成前或合成后插入FPGA的设计中，使用者只要指定所要探量的点，工具就会自动透过适当的绕径将这些节点和逻辑分析核心的输入端连结起来。一旦将逻​​辑分析核心加进设计中，且该设计也在内电路上执行之后，就可以透过JTAG将触发的规格下载进去。当逻辑分析核心发生触发时，就可以进行即时的信号轨迹量测，并且将撷取到的资料储存在FPGA内部的记忆区块中，接着可以透过JTAG线，将资料从逻辑分析核心传送到在PC上执行的检视器中，如(图一)所示。逻辑分析核心、检视器、以及用来插入核心的相关工具是以全套工具组的方式一起提供的，此工具组系透过订阅的方式授权使用，使用核心时不需要再另外付费。

《图一 芯片式的逻辑分析仪》

〈注：晶片式的逻辑分析仪不需要增加接脚，对简单的量测很有效。逻辑分析的组态可透过JTAG下载进去，主控端的电脑会将产生的轨迹资料从FPGA内部的记忆体上传到在PC上执行的逻辑分析仪检视器中。 〉

除错方式的选择

设计团队应该要先考虑几个问题，才能决定是否要将逻辑分析核心设计进去、规划使用外接的逻辑分析仪来进行除错、或是同时使用这两种除错方法。

脚位数愈少的设计愈适合采用内建式的逻辑分析仪，内建的逻辑分析核心不需要用到额外的接脚，而是可以直接使用现有的JTAG脚位来下载组态以及上传信号轨迹资讯，因此很适合用在脚位数有限的设计中。一个很好的例子是第二代或第三代的设计，其除错脚位已逐渐被额外增加的功能用掉了。设计团队若有8到32只接脚可以用来进行除错的话，这么多的接脚配合外部的逻辑分析仪就足以抓出各式各样的问题了。

FPGA设计团队愿意容忍的影响程度有多大？

相较于将节点绕出去到外部的逻辑分析仪上，含入逻辑分析核心的做法比较具有侵入性。将信号绕出去到传统的逻辑分析仪上，对各种大小和类型的FPGA设计和作业而言，影响比较小。设计团队也可以将测试多工器加进去，让固定数目的接脚能够达到最高的透视度。这种方法需要在设计阶段事先规划好，对FPGA时序的影响通常是最小的，因为它只会消耗很少的FPGA资源。

内建分析核心的方法对设计的影响则比较大，内建的核心若含有很多的探量点和很深的记忆体，则所耗用的资源会比只使用浅的记忆体和少数几个探量点的核心来得多。如果要将对设计的影响降到最低的话，选择核心的组态和FPGA元件时，应以核心所用掉的FPGA资源低于5％为原则。所用掉的资源若超过10％的话，将难以达到设计的限制条件。

将探量功能设计到电路板上

逻辑分析核心不需要进行特殊的电路板探量。无论是插座式（socketed）或焊入式（soldered）的BGA封装都无法直接探量，因此，如果要使用外接式逻辑分析仪的话，在设计电路板时就要将探量点设计进去，如(图二)所示。包括电路板的空间、信号完整性的问题以及探量方式的选择与设计团队的需求之间的配合等因素，都可以协助设计团队决定要朝那个方向发展。Mictor的连接器仍然是连接逻辑分析仪与FPGA脚位的主要方法，这种连接器的电容性负载很低、尺寸极小、价格合宜、且获得两家主要的逻辑分析供应商所采用。 Samtec的连接器则能提供更好的电容负载特性，可适用于次奈秒的信号缘速度及差动式电压的量测，且只会用到很小的空间。

《图二 逻辑分析仪》

〈注：逻辑分析仪依然是功能最强大的FPGA量测工具，在设计阶段就先做好探量规划才能提供优异的除错能力。探量的选择有很多种，包括新推出的无接头式探量法，这种方法系连接到导孔而非连接器上。 〉

无接头式探量法在2003年出现了重大的创新发展，无接头式探量系连接到导孔（vias）上，而非设计进去的连接器上，非常适合用于高速的信号、差动式信号以及无法使用连接器的各种应用。

撷取信号轨迹

如果除错时需要长时间撷取信号轨迹的话，外接式的逻辑分析仪可能比较适合。逻辑分析核心会使用FPGA的资源来建构轨迹储存的记忆体，但因FPGA可用的内部记忆体是有限的，可能很快就用光了，而且通常设计本身也会用到，因此没有额外的记忆体可供除错使用。逻辑分析核心比较适合的除错应用是只需用到浅浅的轨迹深度，就可以找出设计错误的作业。外接的逻辑分析仪可为每个探量点提供大量的高速轨迹记忆体，使用外接式逻辑分析仪的信号轨迹记忆体也不需要用到FPGA本身的资源，以当今记忆体深度最深的逻辑分析仪为例，每个探量点可使用的记忆体最多可达64M。

外接式逻辑分析仪可提供比较多种的量测模式，能撷取到较多样化的异常状况。逻辑分析核心则只能撷取同步（状态模式）的量测结果，每一次的撷取动作都是依循FPGA上的时脉（通常为待测电路的主时脉）。这种撷取模式对于监测资料流和控制逻辑可能很有效，但却可能遗漏出现在时脉周期之间的所有动作状况以及相位没有关联的互动情形。设计中是否有些部份是比较取决于实际的互动状况，使得透过同步的撷取不足以找出设计的问题呢？外接式逻辑分析仪可同时提供同步撷取（状态模式）以及多种非同步撷取（时序模式）的功能，在时序模式下，分析仪会自行提供取样时脉来查看时脉周期之间的动作状况。对FPGA除错而言，这项功能在侦测和排除FPGA与外部电路之间的互动问题，以及在多个相位没有相互关联的汇流排上进行量测时特别有效。

撷取其他的系统事件以进行有效除错

外接的逻辑分析仪可以追踪FPGA的动作状况以及其它的系统事件，同时，逻辑分析仪还具有将多重量测的时间相互关联起来的功能，并且可以提供更完善的检视能力。举例来说，外接式逻辑分析仪可以撷取和显示被执行过的组合语言或C语言程式码，并提供通讯协定触发与检视的功能。这项量测以及将多个事件的时间关联起来的能力对侦测及排除FPGA系统的问题特别有效，因为许多的FPGA设计都会提供业界标准与特殊汇流排的转换功能。

许多设计团队原本就已经拥有外接的逻辑分析仪了，且其规格也足以应付所需进行的量测。若需要购置新的逻辑分析仪，在速度、记忆体深度以及探量选项上具有良好规格的32频道逻辑分析仪的价位大约是6000美元左右，而包含插入核心和检视量测结果所需的工具，以及无限制地使用核心的授权费用在内的内建式逻辑分析仪则不到1000美元就可以解决。

结论

虽然这两种方法都可以提供即时的追踪能力，但各自最适用的场合却有很大的差别。有经验的设计人员可以预测出系统内会出现何种类型的问题，这通常会与设计中哪些部份对架构而言是新的重大改变有关，或是与FPGA设计和系统其它部份之间的互动状况相关。设计团队需针对所要采用的除错方法做好事先的规划，才能快速地解决所出现的问题。

（作者任职于安捷伦科技）