前言

随着摩尔定律不断地向前推进，半导体制程尺寸不断地微缩，伴随而来的就是晶片内含的逻辑闸数目急速上升，同时对外的信号接脚数目也往上提高，信号传输时脉也相对应上升。另外消费电子流行方兴未艾，半导体晶片制程也越来越微细化，因此晶片封装技术亦不断地在进展当中。

最早期半导体晶片使用DIP(Dual in-line)封装技术，采用引脚插入技术（PTH；Pin Through Hole）。随着IO接脚数目需求提高，双边都有接脚的DIP封装技术不敷需求，采用SMT技术的QFP(Quad Flat Package)封装技术开始风行，其接脚数目可以在晶片四周布置，大幅提高接脚数目，而需要更多接脚数目的CPU应用，则是以接脚以阵列的方式置放于晶片之下，接脚的配置由线扩大为面的安排，大幅增加了IO接脚数目。并且随着CPU操作时脉的提升，具备较佳操作时脉的BGA封装技术开始被使用。加上手机通讯消费电子产品的推波助澜，轻薄短小与省电的设计日新月异，连带使封装后面积更小的CSP（Chip Scale Package）更加盛行，进而带动了IC载板厂商业绩大幅成长。展望未来，同时兼具轻薄短小、省电、高操作时脉的晶圆级封装技术，即将是下一阶段的封装主流。

晶圆级封装（WLP；Wafer Level Package）系由IBM于1960年代开始发展，用以解决晶片封装体积与电气特性等等问题。时至今日，晶圆级封装的优势不仅如此，其技术包括与CSP相关的WLCSP、W-CSP、Ultra-CSP、Polymer Collar CSP等等，以及与SiP相关的MCP、MCM、3D封装等等。若以单纯晶圆级的CSP封装来看，就具有体积小、耗电量低等优点。而以属于系统层次应用的晶圆级封装SiP来看，SiP除了上述优点之外，尚具有具体实现SoC的能力。透过SiP技术的帮助，不同应用的晶片可以各自采用有利的制程技术制作；并在晶圆阶段，就先行以导线连接，封装之后的半导体晶片就是一个具体而微的SoC晶片。

晶圆级封装技术

传统的晶片封装必须在晶片制作完成后，始能往后交由封装厂商进行封装与测试，晶圆级封装技术的精神在于晶圆制作的过程往后延伸，将晶片封装的制程纳入晶圆制作的过程，在整片晶圆的制作过程中，及先行予以封装、测试，再切割成个别的晶粒，因此可以达到与晶圆相同的晶片体积（1：1），是目前单一晶片体积最小的封装技术。

晶圆级封装技术不需要打线（wirebonding）、导线架（leadframe），整片晶圆透过凸块（Bumping）或锡球（Ball）与电路版相连，也就是所谓BOP（Bump On Pad）设计。欲焊接的凸块系直接连结在晶圆的I/O接点，此种设计晶片封装的过程，不需要额外使用IC载板（Substrate），也不需要中介层（Interposer）或填充物（Underfill ），只有为了维持整个晶圆级封装的机构稳定，另外必须加入PI（Polymide）来增加封装的稳定度。

传统封装的焊点将接点连结至被动层，必须与晶片的I/O接点一致，导致了封装设计的弹性杜大为降低，如(图一)所示。

《图一 传统封装（连截至被动层）》

＜注：资料来源：Future-Fab＞

晶圆级封装为了能有更好的接点设计弹性，必须将晶圆的I/O接点，重新导向至更为方便的区域，晶圆级封装为了要达到此种新的连线方式，大部分的晶圆级封装都使用了重新配层设计（RDL;Re-Distributed Layer）。透过重新配层设计，原始的晶片设计图层可以转换为新的图层，如(图二)所示。

《图二 RDL技术的晶圆级封装（不需与被动层相连）》

＜注：资料来源：Future-Fab＞

RDL技术使得原本晶片中的绕线由周边分布的接点位置，转换为面的接点位置分布，同时可以将这些接点位置安排在晶粒的有效区。

晶圆级封装把许多制作过程加以简化，因此可以降低封装测试的厂商数目。传统的封装流程必须先由晶圆厂制作出晶圆，在晶圆的阶段作测试，打线，再做测试，送交封装厂做封装与测试，再由系统厂使用。晶圆级封装制程大幅缩短封装制作的流程：晶圆厂制作好晶圆之后，交由晶圆级封装服务厂商封装测试，成品即可转交由系统厂使用，可缩减供应链厂商时间与协调除错的过程，如(图三)所示。

《图三 传统封装流程与晶圆级封装流程》

SiP封装技术

SiP封装技术在实际制作时，通常有两种作法，一种方式是用并排（Side by side），将多颗晶片排在一起封装起来，另一种堆叠（Stack），则是将多颗晶片堆叠起来，组合成一个完整的系统，如(图四)所示。

《图四 并排与堆栈式SiP示意图》

＜注：资料来源：Renesas＞

并排式的SiP与堆叠式的SiP主要的特点如下：首先以封装的大小来看，堆叠式的SiP封装受惠于晶片堆叠后较节省面积的特色，封装后的晶片大小约在16mm以下，而并列式的SiP封装因为晶片并排排列，无法将面积进一步缩小，封装后的晶片面积约为16～34mm。堆叠式SiP面积较小，较适合应用在轻薄短小的消费电子产品，包括数位摄影机（DVC）、数位相机（DSC）与手机等行动装置。应用封装产品多为记忆体产品，藉由堆叠式封装，可以将数种不同型态的记忆体如快闪记忆体（NAND Flash或Nor Flash）、DDR记忆体等封装在一起，节省体积并加快操作时脉与节省电源消耗。另外为了将更大容量的记忆体塞进手机，堆叠式封装的堆叠层数将不断向上递增，2004年堆叠的层数约为2层，2006年堆叠层数已有5层，预计2007年堆叠层数可达到10层，同时堆叠式封装的晶片尺寸也将由2004年的2mm，降低到2007年的1.5mm。

并排式SiP封装较适合应用于对体积要求较低的产品，如印表机、数位电视、数位光碟机、影像感测器、车用电子等等。一般而言，并排式SiP制作成本比堆叠式SiP低，如(图五)所示。

《图五 并列与堆栈式SiP应用领域与封装尺寸示意图》

＜注：资料来源：Renesas＞

晶圆级封装制程由于少了点胶(Underfilling)制程与载板(Interposer)的使用，因此较原本的覆晶封装制程成本为低，不过初期具有量产晶圆级封装技术的厂商较少，尽管绝对成本相对低廉，但仍须加强晶圆级封装制程良率的提升，才能在成本上与覆晶封装一较高下。

应用市场

根据TechSearch的研究资料显示，封装后体积较小的覆晶封装Flip Chip与晶圆级封装WLCSP在未来数年将持续成长，2006年时WLCSP晶片封装需求约有将近8000百万个，预计在2009年，WLCSP将迅速成长至接近16000百万个，如(图六)所示。

《图六 晶圆级封装市场》

＜注：资料来源：TechSearch，Future-Fab＞

SiP封装技术应用主要在手机，应用必须考量整体系统设计的体积、散热、耗电、成本与设计弹性。以往的设计基础是利用CSP的封装技术，让处理器或是记忆体晶片各自缩小体积，但在更高阶的体积与设计弹性要求下，POP（Package On Package；封装堆叠）技术因应而生。记忆体与处理器晶片透过JEDEC POP的技术规范，确保彼此在POP封装后的可靠性，同时兼顾到体积、成本与设计弹性。另外还有采取COC（Chip on Chip；晶片堆叠）的方式，也能缩小封装后的晶片体积。

WLCSP封装主要应用在记忆体封装，传统用于记忆体封装的技术包括TSOP、F-BGA、wBGA、BLP等等。 WLCSP因为晶片可以直接与系统板接合，导线路径较短，因此也能减低信号传递延迟时间、提升工作时脉。根据TwinMOS资料显示，TSOP封装可适用于工作时脉为200MHz以下的记忆体、F-BGA可适用于250MHz、wBGA和BLP封装可适用400MHz的工作频率，WLCSP封装技术可应用在800MHz，如(图七)所示。

《图七 各种封装技术的内存工作频率》

＜注：资料来源：TwinMOS＞

影像感测器的应用也极具潜力，从数位相机到照相手机，未来还有车用影像感测器与安全监控用感测器的市场。目前手机用的照相模组（CCM）所使用的技术主要有COB（Chip On Board）以及CSP后者便采晶圆级封装WLCSP。照相模组亦即把影像感测器与镜片组合出货，由于CSP制作的影像感测器外部有玻璃将感测器密封，因此对外界环境的洁净度要求较低，故使用CSP制程技术的影像感测器，制程简单、设备要求较低，良率也较高。至于COB制程技术的影像感测器，由于没有玻璃覆盖，因此对制程的洁净度要求较高，良率水准较不易达到，如(图八)所示。

《图八 WLCSP与COB技术制作的影像传感器模块示意图》

＜注：资料来源：TRI、作者整理＞

另外在微机电（Micro-Electro-Mechanical System；MEMS）的应用，是以晶圆等级制作出机电整合的元件，微机电的目标是将电子系统与机械系统整合起来放在晶片内。由于牵涉电子与机械系统的​​整合，微机电的晶片制作与封装测试就比纯电子系统复杂。为了轻薄短小，微机电系统通常使用晶圆级封装测试技术，根据统计，微机电制程中封装测试成本便超过50％。

厂商动态

以TI推出的处理器来看，对于记忆体的搭配采取POP（Package On Package;堆叠封装）技术，把各种不同厂牌的记忆体与TI的处理器相连，两者之间以封装材料相隔，透过POP设计，TI的处理器可更弹性地支援各家记忆体。 Spansion与Freescale在手机晶片密切合作，，Spansion的记忆体符合JEDEC POP的技术标准，与飞思卡尔的处理器进行共同采用POP封装形式。另外Samsung所推动的OneNAND，藉由MCP（Multi Chip Package）技术，结合NAND flash、NOR flash、SRAM Buffer，可以达到更高的操作速度，与更小的晶片体积，提供系统设计者单纯的记忆体设计规格，如(图九)所示。

《图九 OneNAND示意图》

＜注：资料来源：Samsung＞

NEC所推出的SiP技术，采用SMAFTI（SMArt connection with Feed-Through Interpose；具馈通中介层的智慧连接）封装技术，主要属于3D封装技术，作用是将逻辑晶片与记忆体晶片经由堆叠技术叠放在一起，可以连接高达1000条以上的连接线。进行实体层的3D连线，因为导致逻辑晶片与记忆体晶片间电气讯号延迟的连线，在封装前即已经由3D导线实体连接，故能解决大部分记忆体于高频运作时令人困扰的时脉延迟问题，如(图十)所示。

《图十 NEC的SMAFTI封装技术示意图》

＜注：资料来源：NEC＞

NEC封装技术实际制作过程如下：

《图十一 SMAFTI制作流程》

此外，SanDisk在买下Matrix后正式进入3D封装技术晶片的生产行列。 Matrix原本专精以3D封装技术制作一次性写入快闪记忆体（OTP Flash），采用3D堆叠技术制作的手机用记忆体，适合于现在手机快闪记忆体的应用需求。未来SanDisk将有机会继续将3D封装技术的应用领域，从一次性写入快闪记忆体，扩展到多次性可读写的快闪记忆体领域，进一步将快闪记忆体的储存容量往上提升。

结语

封装技术的发展日新月异，晶片设计已经进入了奈米时代，封装也由传统配角的角色，渐渐跃居晶片设计的重要环节。 WLCSP不仅仅让晶片体积缩小，得以满足消费电子的需求，SiP封装更能使各种不同制程的晶片，顺利整合为成单颗，达到SoC的设计精神。展望未来，许多新领域应用如微机电与生物晶片领域，必须要有更先进的封装制程配合，因此封装技术将是未来新应用领域的主要挑战。