EDGE通常稱為2.5G的規範，並且被人們看作向3G系統過渡的標準，諸如寬頻分碼多工擷取(W-CDMA)。藉由EDGE標準，目前北美的分時多工擷取(TDMA)系統和GSM系統的開發者可以設計具有384Kbps傳輸率的手機。這使得一個小小的手機可以同時滿足話音通訊、連接網際網路以及多媒體內容傳輸的要求。EDGE手機設計難在必須支援多時隙(Multi-Slots)傳輸及多種數據機(Modem)/語音編譯碼器。如何以最少成本設計EDGE的基頻，並占據最小的PCB面積是本文要探討的主題。

TDMA基頻架構

為了詳細地說明EDGE無線手機設計的基頻架構，首先以當前TDMA手機設計採用的基頻架構為例。TDMA基頻部份可以分成七大塊。第一塊包括射頻(RF)到基頻的介面。從基地台到移動台間的下行傳輸鏈路中，RF信號以最小奈奎斯特速率進行數位化。在上行鏈路中，處理過程則相反，來自數位信號處理器(DSP)的數位化取樣信號被轉化為類比信號。

第二塊包括配備ROM、RAM的DSP晶片，以及協同處理器。在這些組件中，DSP是基頻模組的核心，它執行多種與實體層對應的高計算功能。為突出該DSP的重要性，在處理一個對MIPS要求高的數位訊息通道(DTC)時，應該對該組件的主要任務進行檢測。在TDMA設計中，處理一個DTC接收時隙過程中，DSP首先進行“粗同步”，以尋找該時隙中的SYNC字。

這樣做是為了建立粗略的時間基準、頻率誤差和自動增益控制(AGC)的設置。接著處理器執行“精確同步”，建立均衡器的定時標誌和初始訊息通道系數。如果該訊息通道傳輸有很大延遲，則採用一個微分檢波器或均衡器對P/4微積分相移鍵控(DQPSK)信號進行解調。

該DSP接著進行數位確認色標編碼(DVCC)以及低速訪問控制訊息通道(SACCH)的序列解碼。DVCC是一個確認收到正確的基地台信號的參數。SACCH是在同一個時隙內作為話音信號或快速訪問控制訊息通道(FACCH)發送的低速控制資訊。然後，進行話音/FACCH分離和解碼。這些功能與傳輸端完成的交織和訊息通道編碼相對應，表現為時間分散性和誤碼率(BER)。

DSP還進行語音解碼、回波對消、語音編碼、SACCH訊息通道編碼/交織、語音/FACCH編碼和交織，以及脈衝群格式化(Burst Formatting)。在脈衝群格式化階段，數據位元和其它數據塊，如SYNC、SACCH和CDVCC將被格式化以便占據324位元IS-136時隙中的正確位置。

在TDMA設計中，如果用一個協同處理器進行一部份訊息通道解碼，可以把所需的5MIPS減少到大約2MIPS。此外，要注意一些較小運算項也需要消耗額外的MIPS，因此一個第二代IS-136DSP需要大約37MIPS的處理能力。在基頻設計中，DSP由一個微處理器輔助工作，它被用來優化決策導向碼(Decision-Directed Code)並且感知、控制外部事件。此嵌入式處理器提供DSP的介面層、Layer2和Layer3協定，以及用戶介面軟體。IS-136需要的處理能力要求微處理器工作在10MHz左右。

《圖一 記憶體件則在第三個整合晶片上》

TDMA基頻的其它模組

音頻介面是傳統TDMA基頻架構的另一模組。這個介面包括8kHz語音編碼、濾波器和放大器。音頻介面之後是功率管理模組，它支援的主要功能有電池充電及監控、全部基頻電路和RF的電壓調節器、開機控制、LED驅動器以及振盪器。

TDMA行動電話基頻部份的最後模組專用於儲存。首先是快閃儲存模組，儲存所有微處理器編碼。典型的IS-136手機需要16Mb快閃儲存空間，這取決於所支援的應用軟體。然後是靜態記憶體(SRAM)模組，用作緩衝記憶體、暫存器和中間記憶體。該儲存模組在TDMA手機中占2Mb空間。

目前基頻的整合功能大部份由三個整合晶片和若干分立元件實現。最主要的整合晶片有兩種：一種是所有類比功能集中在第一個晶片上，DSP和微處理器整合在第二個晶片上，記憶體件則在第三個整合晶片上(圖一)；另一種是射頻RF介面、音頻介面、DSP和微處理器都在第一個晶片上，儲存模組在第二個晶片上，功率管理功能在第三個晶片上(圖二)。

這兩種整合晶片各有其優點和缺點。在第一種設計中，其主要的優點是將類比功能組合到一個單一晶片上，藉由將所有的類比功能捆綁在一起，容易應用先進的技術製程。其缺點是要求DSP放在一個單獨的晶片上，因此，設計者需解決RF介面和DSP之間以及音頻介面和DSP之間的連接線。

這將占據PCB的佈線空間、增加額外噪音，且在這些連接線上會有電容功耗產生。在第一種整合晶片中,功率管理也是一個問題，其功率管理是和附加電路結合在同一個IC上的。這會引起封裝設計中的散熱處理問題。此外，工作在IS-136訊框速率下的固定電壓調節器會在音頻電路中引起噪音。

第二種設計同樣也有長處和短處。長處是它將RF介面、DSP和音頻介面連接在同一晶片上。藉由單一晶片上的功能組合，可以改善PCB的佈線空間以及這些模組間的資訊傳遞。缺點是類比電路和數位電路合在同一晶片上。因此，該晶片會有佈局和隔離問題。而且，由於類比電壓的變化落後於數位電壓，這種拓樸架構不利於採用先進的數位製程。

《圖二 功率管理功能在第三個晶片》

EDGE基頻設計方法

熟悉了TDMA行動電話設計之後，就可從當前的TDMA設計轉化為EDGE設計。首先須根據設計方法學進行思考，然後過渡到演算法、硬體和軟體方面，從而確保最優的解決方案。

為提高數據速率，EDGE採用8PSK和多時隙傳輸技術。另外，為了得到行動電話全球漫游時所需的載波，EDGE手機必須支援850MHz的AMPS、工作於850和1900MHz頻段的IS-136以及在900、1800、1900MHz頻段工作的GSM和EDGE。無線手機基頻部份必須支援FM、DQPSK和GMSK數據機以及IS-136、GSM和半速率語音編碼器。

對設計者而言，支援多時隙傳輸和多種數據機/語音編譯碼器是一個棘手的問題。多時隙傳輸導致處理量增大。事實上，EDGE電話將需要今天的2G IS-136產品2到5倍的處理能力，這完全取決於特定的運算等級。 目前，大概有三種EDGE設計方法。每一種方法都有其侷限。

方法一

在方法一中，為保持可再使用的優勢，依然沿用開發TDMA手機的方法。採用這種方法，可以使用同樣的硬體和軟體平台。唯一的不同是要加強這些平台以滿足EDGE的需要。

EDGE及其應用將會影響DSP MIPS的需求。如前所述，EDGE設計必須支援多時隙容量來傳輸數據。因為最初的EDGE手機大約不會支援全雙工的傳輸，需要考慮高達12級的作業處理，這意味著總共需要5個時隙(4個接收時隙和1個發送時隙)。為計算系統接收模式所需的MIPS數量，必須增加同步、均衡和訊息通道解碼所需的DSP MIPS。

在最簡單的接收模式下，EDGE基頻架構需要15個DSP MIPS。然而，這個計算並未考慮到用於8PSK的均衡器，否則由於均衡器的高速傳輸率，情況會更複雜。同時，需要有八種不同的訊息通道編碼模式，它們可以根據訊息通道品質進行切換。其結果是，一個時隙的DSP MIPS總數接近20MIPS，因而全部四個時隙需要80MIPS。在發送端，所需的DSP MIPS量可以藉由加上完成訊息通道編碼和脈衝群格式化所需的MIPS計算出來，總量為1MIPS。

當發送和接收MIPS的需求合併時，12級作業的MIPS總量為81MIPS(80MIPS用於接收，1MIPS用於發送)。加上額外的用於控制編碼的MIPS開銷，MIPS總量或許將近100MIPS。如果選擇一個較低MIPS的DSP，則須再占用另一部份資源，比如讓一個微處理器完成均衡器的Viterbi運算工作。除了增加DSP的MIPS需求，方法一還需要擴大儲存空間並提高微處理器的處理能力。這個問題我們從ROM和RAM的需求談起。

在記憶體方面，一個IS 136數據機/語音編碼器合併需要20kw(Kwords)的ROM空間。數位控制訊息通道、AMP以及表格和系數還需要另外20kw。然而，在EDGE設計中，必須再增加兩個數據機：GMSK和EDGE數據機以及語音編碼器(AMR)。因為8PSK數據機和AMR語音編碼器都非常複雜，EDGE基頻設計總體上需要60到80kw的ROM空間。因此，方法一描述的EDGE基頻所需的總DSP ROM數為100到120kw。至於RAM的大小，需要為EDGE系統的附加功能提供大約7kw的附加RAM。因此，總的DSP RAM需求量大約為14kw。

由於2.5G速率增大了數據處理量，控制軟體需要在所有不同的標準和作業模式下進行切換，這需要運用比IS-136速度快3到4倍的微處理器。因此，微處理器必須工作於30到40MHz。他們還需要另一個13MHz或其整數倍的系統時鐘以支援GSM手機的工作。也必須增加快閃和靜態記憶體以便支援此方法。快閃記憶體必須從32Mb擴大到64Mb以支援語音和數據儲存功能。另一方面，靜態記憶體要從4Mb增加到8Mb。兩種記憶體必須支援脈衝群模式和頁面模式(Page Mode)，以保証與30到40MHz的微處理器時鐘同步。

方法二

從方法一前進到方法二時，必須上升一個思維高度，重新考慮演算法、硬體和軟體的劃分。在這種方式下，必須依靠虛擬工具來考慮問題。使用能夠通盤考慮系統需求並給出最優劃分的模型工具。這些工具將完成RF、基頻和呼叫處理模擬，並且要提出EDGE系統的行為模型。這樣，就可以得到軟、硬體的最好結合。硬體可以和ASIC、DSP以及LPGA(激光可程式閘陣列)結合為一體，從而在晶片大小、運行速度和靈活性方面得到最好的整體解決方案。ASIC和LPGA用於高速數據傳輸，而DSP則用於低速率的、需要許多決策點的演算法上。

方法二帶來一些好處，它能夠建立制式的硬體以用於許多平行的作業，其性能優於DSP。典型情況下，DSP用大負荷的匯流排與記憶體和算術邏輯單元通訊，該方法將消耗基頻架構中的大量處理能力。而採用方法二，可以擁有一個制式的數據路徑處理器，允許數據以最小的負荷從一個平行作業轉到另一個平行作業，而且沒有指令提取的開銷。

將來，模型工具可能會升級到可以滿足系統要求，能夠方便地給出硬體和軟體的劃分及其實現方案、PCB佈局與佈線、封裝等等，甚至可開列材料成本單。遺憾的是，擁有這樣功能的模型工具還要等上幾年的時間。

方法三

要想採用方法三，需要根據全新的方法和架構進行思考。方法二解決了尋找最佳軟、硬體結合的問題。方法三除了這種優化之外，必須努力尋找解決任何系統都存在的基本問題，即硬體執行速度快但不靈活，軟體運行靈活但性能卻打折扣。

該領域的研究目標就是讓硬體和軟體一樣靈活，在運行時能以奈秒(ns)級的速度進行變換。另外，硬體將隨時被優化以適應特定軟體，減少功率損耗、PCB空間，並建立一個適應多種應用的平台。這是一項全新的技術，稱為「可重構邏輯(RL)」和「自適應邏輯」。

方法三由大量的具有可程式連接和分佈式記憶體的可程式邏輯模組，再加上一個運行RTOS的微處理器組成，它可在特定的時刻給出特定的硬體架構。其架構可以在微觀或宏觀上進行調整。微觀調整包括產生連續不同的硬體，使其無論為均衡、訊息通道解碼，還是在接收時隙特定時刻的語音解碼都要優化。宏觀調整則意味著硬體可被手機經銷商或是營運者重新組裝，把IS-136電話改成GSM電話甚至EDGE電話，或改裝後以最時尚的方式運行在不同的應用軟體。

隨著EDGE技術的日益重要，採用新方法進行EDGE設計時，必須評估其相關的設計風險。只有這樣，才能為其應用選擇最好的設計方法。方法一的風險最小。因為硬體和平台沒有改變，設計者知道他們所面臨的挑戰和設計問題。另外，這種方法產生的基頻架構對大批量生產製程是有益的。

當設計者從方法一轉到方法二時，風險開始增大。在方法二中，基本平台有所改變，迫使設計者研究新的設計方法，並且可能會遇到製造問題。另外，方法二採用的模型工具還未達到成熟和完美。到目前為止，採用方法三將面臨最大的風險。DSP和ASIC界花了將近20年的時間才發展到今天的成熟水平，他們擁有大量的韌體和軟體公司支援。

RL市場是一個新興工業，它擁有年輕的從業人員和新技術。因此在轉到方法三以前，必須考慮該技術的成熟性和穩定性，以及開發這些技術之公司的能力。不過，就長期而言，RL將會主宰3G以後的行動通訊、IA設計市場。