積體電路的發展趨勢顯示，奈米時代已經來臨。目前主流設計已利用180nm（0.18μm）、150nm（0.15μm）製程實現，而一些先進設計，如高速微處理器（CPU）和高級記憶體等，更已經採用130nm（0.13μm）甚至100nm（0.1μm）、90nm技術進行製造。從製造端來看，佔世界晶圓代工市場76％的台灣晶圓雙雄不約而同的朝向高階製程技術發展，根據ITIS計畫統計，台積電與聯電對高階製程技術養成態度相當積極，且高階技術已逐漸成為其營收重要來源。

以2003年第二季而言，台積電0.13μm佔營收17％、0.15μm佔21％、0.18μm佔24％、0.25μm佔20％、0.35μm及0.5μm分別佔9％。其中0.18μm在過去一年來皆維持在21～24％﹐但0.25μm占營收比重卻逐漸萎縮﹐由27％降至20％﹐0.35μm及0.5μm也迅速由過去的二位數市佔率下滑至9％。而在聯電方面，2003年第二季營收結構中﹐0.13μm佔6％、0.15μm佔8％、0.18μm佔24％、0.25μm佔22％、0.35μm及0.5μm分別佔28％、12％。高階產能佔營收比重雖不如台積電多﹐不過大趨勢也是往高階深次微米製程邁進。

奈米設計的挑戰

儘管奈米技術的優勢非常明顯，尤其是大型複雜單晶片系統（SoC）設計，不僅可將數億個電晶體裝入一個晶片內，其設計更包含多個嵌入式記憶體和大量混合信號內容。但它產生的更高電路密度、更小元件和互連尺寸以及更快時脈速度給當今IC設計人員帶來了新的高難度挑戰。曾有報告顯示，IC設計流程從RTL到GDSII tape out的時序（timing）收斂問題，以0.18μm 設計的晶片能一次成功的機率竟不到一半。為什麼會這樣？因為在高密度記憶體和SoC設計中發現了越來越多非線性特徵，使眾多EDA工具在應對奈米SoC設計驗證中的新型混合信號難題時變得軟弱無力。同時，奈米設計中的複雜電氣性能和物理性能交互作用要求作全晶片驗證時，而這些電路的尺寸大小和複雜性又突破了EDA工具覆蓋的範圍，因此降低了用戶準確預計設計中可能出現問題的能力，更成為奈米設計的挑戰。

製程微縮對元件線路造成之影響

在電氣性能方面，交互耦合電容量增大而造成的串音（crosstalk）提高會帶來嚴重的信號完整性問題，這些包括Crosstalk noise、Crosstalk delay、IR drop和Electro migration等。這些噪音產生的問題對用戶來說既新穎又難以捉摸，使電路診斷更加困難並需要多次晶片反覆，造成成本上升。而且這些問題隨著製造尺寸的縮小而變得更加嚴重。例如在0.25μm製程，只而考慮很少的幾千個寄生影響，在0.18μm製程中，就必須考慮幾百萬個這類問題，在 0.13μm製程中則幾乎全晶片均必須考量這個影響了。另外隨著時脈速度的增加，諸如地線反彈和傳輸線信號延遲等電感效應也更加突出，不能再忽略不計。這些電感效應在電路信號和交互耦合噪音上增添了很多不同的擺動信號，進一步使信號整合和電路分析過程愈加複雜。

對於管理和最佳化時序來說，電源和可靠性設計在新的奈米設計中也是一個困難費時的工作，這時由於電路尺寸、複雜性和重要模擬效應引起的大量互連數據都需要做準確分析。傳統的時序、電源和可靠性分析方法與晶片測量數據相比較有很大差異，使得用戶開始失去信心，顯然此時需要一種管理時序、電源和可靠性分析的新工具和新方法。

需要龐大記憶體容量之全晶片模擬

另外在面對上千萬電晶體規模的奈米SoC設計，全晶片的模擬也是一大挑戰。一般的電路模擬器由於採用“扁平式”電路數據儲存方法因而受到容量的限制，一般來講，這些模擬器需要幾百個位元組的記憶體才能儲存一個電晶體的電路資訊，因此模擬一個上千萬電晶體規模電路需要有幾十億位元組的電腦記憶體。毋庸置疑，用現有任何電路模擬器對一個大規模電路進行全晶片模擬會佔用大量CPU時間，因此它無法用於實際設計流程。

以上種種深次微米/奈米ASIC設計的問題，已開始阻礙先進設計的進程並放慢這些設計的設計速度，它對設計人員的挑戰在以後十年會變得更加嚴峻和普遍。面臨上述奈米問題的設計人員需要新的工具和解決方法，否則就會失敗，既不能滿足設計目標，也不能及時把產品推向市場。

目前之設計方法如何克服深次微米/奈米之ASIC/SoC設計瓶頸

由於上述很多奈米ASIC設計問題，如耦合噪音、地線反彈、傳輸線波形延遲、動態泄漏電流、電源電壓下降和非線性元件及電路性能等，都與動態電路響應有關，因此詳細的全晶片電路模擬應該是研究和解決SoC、記憶體和混合信號設計的最有效方法。但前述扁平設計（Flat design）雖然實現設計任務及全晶片電路模擬的一種有效途徑，但是當設計規模超過500萬閘電路時，它就變得幾乎不可行了。對於複雜度達到或超過這一規模的設計，尤其是在由多個設計小組協作完成一個大型設計任務時，則必須採用一種分層結構化（Hierarchical）基於模組的設計方法。

以實體分層技術處理解決複雜晶片設計

一般情況下，一個晶片的設計始於它的巨集功能劃分，每個巨集功能由一名獨立的設計人員建立。然後，下一層的設計人員將這些模組（巨集功能）嵌入一個新的設計中，這一進程繼續進行直至晶片設計完成。例如在90nm製程，我們可以把1億個電晶體整合在單個晶片上。為此，我們需要採用實體分層技術來處理這種規模和複雜度的晶片。在分層設計流程中，設計小組首先確定有關時序、面積和功耗的晶片級約束條件，然後將它們映射成模組級約束，並據此來實現模組。最後，採用傳統工具和流程在每個實體模組取得時序收斂。

不過，頂層的時序收斂是無法用傳統方式來實現的，這是因為模組級約束與全實現模組的實際參數之間不可避免地存在差異，而且這些差異只有等到完成模組設計後才能獲知。多個模組的差異可以導致無法解決的晶片級衝突。因此，分層SoC設計亦需要採用新的工具和方法來獲得晶片級時序收斂，這部份則是仍待努力的地方。

解決信號完整性問題

而在信號完整性的問題解決方面，新一代的設計必須結合一種試探演算法，在從設計到最後的P&R過程都不會引入可能影響信號完整性的因素，如crosstalk noise、crosstalk delay及IR壓降等。甚至有些EDA廠商提出的設計方法為採用一個支援從RTL描述直到佈局佈線設計的統一分層數據庫。保持設計的分層性也縮短了設計周期。除了此處敘述的分層的佈局佈線流程之外，這個統一的數據庫以及整合化的設計工具必須支援現有的扁平設計和分層設計的用途。同時這個數據庫還必須支援統一的時序、功耗分析以及信號完整性引擎。如此可以有效的實現Timing的收歛及解決相關信號完整性的問題。

台灣IC設計業在奈米時代待克服的問題。

台灣IC設計業者在奈米ASIC設計上除了面臨與國外業者相同的技術挑戰之外，亦存在一些極得克服的問題：

完整之IC產業分工台灣將是優勢所在

當然這些問題並不是無解，只因為台灣IC設計業者仍以中小型業者居多，因此在前述的問題上有較大的門檻，不過台灣專業的IC產業分工已逐步補足了這個弱勢。因為台灣IC設計服務產業已漸趨完整，如台積DCA聯盟的科雅、虹晶及聯電旗下的智原等專業IC設計服務業者均有一套完整、有效率而且嚴謹的IC設計流程可以提供台灣IC設計業者及系統業者作為降低風險與成本的最好方法。

這些IC設計服務公司除了積極培養奈米SoC級相關設計能力及技術外，亦與EDA廠商攜手合作，將現有之EDA工具應用於新的IC設計流程中。除此之外，這些與晶圓代工廠有密切合作關係IC設計服務業者更取得晶圓廠在先進奈米製程上的強大奧援。例如台積DCA成員的科雅即在2003年初即已完成0.13μm的設計服務業務。這些專業的IC設計服務業者更已積極著手在未來90nm的產業內佈局。

結論

對於尋求製造尖端產品的IC設計公司而言，深次微米或奈米技術將是不可避免的趨勢，這些技術能讓設計人員創造規模更大和功能更強的IC，甚至把系統都包括在晶片內。而除了傳統的時序和電源管理困難之外，新技術還帶來了設計人員必須解決的噪音和信號完整性問題，並且在高速奈米設計中還需要對付電感效應、可靠性和熱管理。如果處理不當，這些問題很可能會產生很多不必要的晶片反覆，這將增加成本，延長進入市場和獲取利潤的時間。

因此適時的以合作的方式與專業之IC設計服務公司合作，將是邁入奈米ASIC/SoC設計，共創多贏的不二法門。

（作者任職於科雅科技）