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採用高效率LDO為次微米CMOS負載供電
 

【作者: Bob Nguyen】   2007年07月24日 星期二

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在現今的電子產品當中,至少都安裝了一顆以上的數位IC,像是在手機、超音波儀器、伺服器以及工業控制系統等產品中,都具有可進行資料處理的數位IC。著名的摩爾定律昭示了μP、DSP、FPGA和ASIC等數位IC的發展趨勢:IC上的電晶體數量每兩年增加一倍。在過去的幾十年內,電晶體的製程範圍從1000nm(20世紀80年代末)縮小到600nm、130nm、90nm直到65nm,目前正在向45nm邁進,促使半導體製造商在同樣的面積內能整合入更多的電晶體。雖然放入更多的電晶體意味著在相同的空間中將可得到更多的功能或更好的效能,但凡事均為一體兩面,有好處也有壞處,在設計時必須有所取捨。


數位IC的供電問題

隨著晶片尺寸縮小,在一片晶片上整合更多的電晶體及更高的處理速度,都將帶來更大的功耗。為了克服功耗增加所帶來的問題,數位IC的核心電壓不斷降低。處理器的功耗可由(公式一)得到結果:
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