低成本和高可靠性是離線電源設計中兩個最重要的目標。準諧振（Quasi-resonant）設計為設計工程師提供了一種可行的方法，以便實現這兩個目標。準諧振技術降低了MOSFET的開關損耗，進而提高了可靠性。此外，此種軟式的開關改善了電源的EMI特性，讓設計工程師可以減少使用的濾波器數目，可因此降低成本。本文將描述準諧振架構背後的理論及其實作方式，並說明這類反馳式電源的使用價值。

基本知識

術語「準」（quasi）是指有點或部分的意思。在進行準諧振的設計中，現有的L-C儲能（L-C tank）電路正策略性地使用於PWM電源中。結果是L-C儲能電路的諧振效應能夠軟化（soften）開關元件的轉換。這種更軟化的轉換將降低開關損耗及與硬式開關轉換器相關的EMI。由於諧振電路僅在相當於其他傳統方波轉換器的開關轉換瞬間才會產生作用，故因而有準諧振之名。

要理解這種設計的拓撲結構，必須瞭解MOSFET和變壓器的寄生特性。MOSFET包含若干個寄生電容，主要從元件的實體結構產生。它們可以利用數學方式簡化為MOSFET輸入電容CISS，和MOSFET輸出電容COSS，如(公式一)所示。

《公式一》

《圖一　傳統硬開關反馳式轉換器》

在硬開關轉換器中，輸出電容COSS是開關損耗的主要來源。變壓器也包含有寄生電容。這些電容包括繞組間電容（interwinding）和層（interlayer）間電容，它們可以一起轉成單一的電容CW，也會成為硬開關轉換器開關損耗的主要來源。

《圖二　硬開關轉換器中的寄生電容》

(圖一)所顯示為傳統硬開關反馳式轉換器。在這種傳統間斷模式反馳式轉換器（DCM）的停滯期間，寄生電容將與VDC周圍的主要電感發生振盪。寄生電容上的電壓會隨振盪而變化，但始終具有相當大的數值。當下一個時鐘週期的MOSFET導通時間開始時，寄生電容（COSS和CW）會透過MOSFET放電，產生很大的電流尖峰。由於這個電流出現時，MOSFET有一個很大的電壓，該電流尖峰因此會造成開關損耗。此外，電流尖峰含有大量的諧波含量，並因此產生EMI。該效應如(圖三)所示。

《圖三　電流尖峰含大量諧波產生EMI》

準諧振反馳式設計的實現

如果不用固定的時鐘來初始化導通時間，而利用檢測電路來有效地感測MOSFET（VDS）漏源電壓的第一個最小值或稱之為谷值（極值），並僅在這時啟動MOSFET導通時間，情況又會如何？結果會是由於寄生電容被充電到最小電壓，導通的電流尖峰將會最小化。這情況常被稱為谷值開關（Valley Switching）或準諧振開關。在某些條件下，設計工程師甚至可能獲得零電壓開關（ZVS），即當MOSFET被啟動時沒有漏源電壓。在這種情況下，由於寄生電容沒有充電，因此電流尖峰不會出現。這種電源本身是由線路/荷載條件決定的可變頻率系統。換言之，調節是透過改變電源的工作頻率來進行的，而不管當時負載或線路電壓是多少，MOSFET始終保持在谷底電壓的時候導通。這類型的工作介於連續（CCM）和間斷條件模式（DCM）之間。因此，以這種模式運作的轉換器被稱作是在邊界條件模式（BCM）下工作。

《圖四　利用檢測電路來感測MOSFET漏源電壓的第一個谷值》

準諧振或谷值開關的優勢

在反馳式電源設計中採用準諧振或谷值開關方案有如下所列舉的多種優勢。

降低導通損耗

這種設計為工程師提供較低的導通損耗。由於FET轉換具有最小的漏源電壓，在某些情況下甚至為零，故可以減小甚至消除導通電流尖峰。這可以減輕MOSFET的壓力以及電源的EMI。

降低關斷損耗

準諧振也意味著更小的關斷損耗。由於規定FET會在谷值處進行轉換，在某些情況下，可能會增加額外的漏源電容，以降低漏源電壓的上升速度。較慢的漏源電壓上升時間會減少FET關斷時漏級電流和漏源電壓之間的電壓/電流交迭，使得MOSFET的功耗更少，進而降低其溫度及增強其可靠性。

減少EMI

導通電流尖峰的減小、消除以及較慢的漏源電壓上升速度，都會減少EMI。一般而言，這就可以減少EMI濾波器的使用數量，並進一步降低電源成本。

結論

降低成本和增加可靠性永遠都是電源設計工程師的目標。利用準諧振技術可以協助設計工程師實現這些目標。準諧振或谷底開關能減輕MOSFET的設計壓力，並進而提高其可靠性。利用準諧振技術，由於波形的諧波含量降低，電源的EMI因此得以大幅減少。

（作者為Fairchild快捷半導體功率設計中心應用工程師）

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