市場上各種新推出連結標準，將全面改變運算與通訊的面貌，但在今天卻形成各種技術與選擇方案充斥的混亂局勢。運用建置在FPGA技術中的現成IP核心，設計業者可迅速開發出能支援現有與新型匯流排介面的新產品。

隨著設計業者追求更高效能與通訊頻寬之際，包括像PCI與VME在內的的各種現有平行匯流排機制已逐漸淘汰，緊追在後的各種新型I/O與通訊標準，不久將對系統架構產生顯著的影響力，採用這些新通訊架構的產品也即將問市，如何支援這些標準是設計業者所面臨的難題，甚至有些標準在被採納之後還持續演變著，或者雖已擬定完成但在功能上出現重複情形。

此外，工程師須遵循時間與成本的限制，讓設計方案能在低廉的成本與最小的風險下迅速推入市場，卻又因為各種裝置互連標準不明確而難以達成目標。所以，如何預期出正確的標準，或是當產品上市時若標準發生變化，應如何將損失降至最低，是企業應該思考的問題。

FPGA具備可迅速建置設計方案、加快產品上市時程的特性，當新標準尚未完全底定時，FPGA讓業者不須擔心產品因不符標準而遭淘汰。若能運用適合的IP核心建置出各種精密與關鍵時序的匯流排，業者就能掌握持續變遷的市場脈動。

背景

現今大多數運算、嵌入型處理、以及電信設備皆採用平行匯流排技術，最常見的匯流排包括PCI、VME以及各種延伸規格，但隨著效能以及頻寬需求持續成長，點對多點（multi-drop）匯流排架構正迅速掘起，以解決各種困擾系統設計業者的種種限制。

設計業者面臨的瓶頸包括晶片對晶片、模組對模組、以及系統對系統之間資料傳輸的速度過於緩慢。所須克服的問題在於耗用的資源與維護過多、整體速度過慢、扭曲訊號在跨越較寬匯流排時的傳輸時間以及延遲時間過長等。

另一項重要問題是在大多數系統中，同一時間內僅有單一模組能使用這些匯流排，造成匯流排上的其它子系統被迫暫時停止運作。隨著CPU時脈迅速增加至Gigahertz的等級，系統中其它部份卻無法與CPU同步運作，造成系統中的不同部分須暫時等候的狀況。除了明顯的缺乏效率外，這種情況讓業者難以提升速度與頻寬。

FPGA IP 核心屬於預先設計的解決方案，讓顧客能獲得各種現成的複雜功能。這讓工程師不須分心開發各種標準功能，而可專心開發更高附加價值的功能，突顯最終產品的特色。FPGA在標準匯流排的應用最為理想，因它符合各種產業規格以及滿足業者對於關鍵時序以及縮小邏輯元件的需求。工程師能運用這些多元化的核心，針對本身特殊應用，開發各種客製化邏輯元件，不需花費數千小時的時間自行開發與測試匯流排介面。

頻寬回應

業界的因應之道就是開發各種新型互連機制，有些技術的資料傳輸率已超越10 Gigabit。各種新推出的標準像RapidIO、XAUI、HyperTransport、InfiniBand，已獲得Intel、AMD、微軟、康柏、戴爾、HP、Xilinx、以及Sun等大廠的支持。其它標準皆是現有技術的效能升級版，包括POS-PHY4、Ethernet以及OC-12、OC-48、OC-192等ATM光纖網路規格。這些持續演進的標準涵蓋所有架構領域，從主機板上的晶片對晶片通訊、串連各子系統的通訊背板，到儲存、區域、以及寬域網路（SAN、LAN、以及WAN）等。

平行標準可區分為兩大類：

PCI系列標準

儘管業界經常在預測PCI已開始走下坡，但此項主機板匯流排架構仍有多年的發展空間。PCI-X可支援更高資料傳輸率，加上Compact PCI 搶攻VME所盤據的市場，延長市場上舊型機板與PCI插槽至少十年的存活空間。支援PCI的各種IP核心已被應用在數千種設計中，造就出產品得以迅速問市的理想環境。

但PCI亦常面對挑戰。隨著從32位元、33MHz版的PCI-32演進至64位元、66MHz的PCI-64/66規格，到最新的64位元1 Gigabit/s 資料傳輸率的PCI-X，PCI一直在改變匯流排插槽規格，以追求更高的匯流排頻寬與資料傳輸率。現今的PCI-64/66在額定速度下能支援5組插槽，而133MHz的PCI-X匯流排能支援兩組介面卡，往後發展的新規格必須克服的是橋接以及延遲方面的問題。

標準匯流排儘管有以上這些缺點，但PCI與PCI-X仍被廣為採用，業界亦發展出各種支援PCI的FPGA IP核心。種類多元的PCI I/O晶片與IP核心，讓PCI匯流排更容易建置。在可預見的未來，除了像支援多重I/O匯流排架構（稱為 "非匯整"型）的伺服器外，PCI仍將列於各種新型標準之列。但是在來源同步平行（SSP）領域中，局勢就更為複雜，其中有多項考量因素仍值得注意。

《圖一　PCI Express Endpoints》

《圖二　PCI Express Core Functional Partition》

RapidIO

RapidIO 主要支援系統內部的傳輸，在30英吋的距離內支援全雙工通訊，在網路市場方面亦支援各種電信與高效能嵌入型系統。

RapidIO 是一種封包交換互連架構，其原理接近網際網路通訊協定（IP）。但它主要作為處理器與週邊元件之間的介面，這種環境要求的是高頻寬與低延遲。因此它的設計目標是在微處理器、DSP、通訊與網路處理器、系統記憶體、以及週邊元件之間傳遞與控制資訊。它提供全域分享的記憶體、訊號傳遞、以及由軟體管理的編程模組。

初期的RapidIO規格定義出一套理想的實體層技術，適合在標準印刷電路板上支援晶片間與機板間的通訊，並能運用低電壓差動訊號（LVDS）達到10 Gigabits/s以上的傳輸速度。如此高速是透過8位元的平行輸入與輸出埠所達成；由於連結埠能擴充至16位元或甚至更寬的規格，故流量可提高至10 Gigabits/s以上。

RapidIO可望取代傳統匯流排以及各種以處理器為中心的架構，提供更具彈性、交換導向的新標準。但即使如此，支持廠商宣稱RapidIO能針對應用軟體提供支援，不需開發新裝置的趨動程式。此外，業者亦強調改版的過程中不會對作業系統造成影響。它亦能用來橋接其它匯流排技術，例如像新發展的InfiniBand以及舊型PCI。

HyperTransport

由AMD開發的HyperTransport是另一種系統內部通訊架構。AMD將它稱為 「一套串連主機板上各IC的點對點（菊鏈式）線路」。因此它的應用範疇不會像RapidIO支援機板連結般的廣泛。

HyperTransport的每組菊鍵式連結包括雙向的點對點式連接。這些連結在每個方向可支援2、4、8、16、或32位元。故每對針腳的基本資料傳輸率為800 Megabits，匯整頻寬從800 Megabits（4位元匯流排單向可達400 Megabits）6.4 Gigabits（16位元匯流排單向可達3.2 Gigabits）。傳輸方面採用IEEE LVDS規格，由於採用100歐姆的差動阻抗，讓業者能使用低成本的印刷電路板。在800 Megabit/s的運作速度下，線路長度最高可達24英吋。

AMD 指出低針腳數是HyperTransport的重要優勢，55針腳的HyperTransport元件匯流排比針腳數較少的PCI-32/33提供多12倍的頻寬。AMD亦預先考量可攜式系統的需求，針對各種行動系統規畫一組選用式的聯結關機訊號。當系統切換至HyperTransport的元件停機模式時，每組針腳的耗電降為零。

很明顯RapidIO 與HyperTransport之間有競爭的關係，目前尚難以判斷何者會成為主流。此外，AMD的介入將促使英特爾加入戰局。英特爾的新世代I/O標準確定不會與HyperTransport相容，雖然英特爾已發表一些初步聲明，但實際標準尚不明確。不論最終的結果如何，使用HyperTransport核心建置FPGA的設計業者仍能將建置新產品所需的時間縮至最短。

支援跨系統的技術聯盟-- OIF 論壇

光纖系統封包介面的規格正面臨混沌的戰局，其中包括Flexbus 3與4、POS-PHY Levels 2、3 與4、OIF SPI-3、以及OIF SPI-4 phases 1 與2。但由於光纖跨網路論壇（http://www.oiforum.com）在標準化上的努力，簡化了問題的複雜性，該論壇成功將Flexbus 與POS-PHY發展至SPI-3 與-4的階段，並維持回溯相容的能力。

根據OIF表示，這些標準的目標是 「促進SONET/SDH通訊系統的廠商在晶片與模組間層級的互通性」。SPI是介於主機-系統-鏈結層、實體層元件（PHY）、以及其餘SONET/SDH子系統（訊框器、SERDES、以及光電轉換器等）之間的系統。OIF定義許多不同版本的電子介面，專為持續演進的傳輸速度與技術量身訂製。每個版本鎖定特定的應用環境，例如：

在這些光纖網路匯流排中，業界目前推出的各種FPGA IP核心讓設計業者能推出支援上述標準的新產品。

（Babak Hedayati 為Xilinx產品解決方案行銷部資深經理、Mark Aaldering為 Xilinx IP解決方案部門資深經理）