益华电脑(Cadence Design Systems)宣布，推出全新的数位全流程，该流程经数百个先进制程设计定案所验证，可进一步优化包括汽车、行动、网路、高效能运算及人工智慧（AI）等各种应用领域的功耗、效能及面积（PPA）结果．该流程具有包括统一布局、物理优化引擎以及机器学习（ML）能力等多种业界领先的特色，可提高3倍的生产力及提升高达20％的PPA结果，实现卓越的设计。

全新的Cadence数位全流程藉由以下关键强化功能，提供优异PPA及生产力的优势：

·Cadence数位全流程的iSpatial技术：iSpatial技术将Innovus?设计实现系统的GigaPlace?布局引擎及GigaOpt? Optimizer(优化器)整合到Genus?合成解决方案中，提供诸如绕线层分配、有用的时钟偏移及通孔等技术。iSpatial技术可藉由通用的使用者介面及资料库达到从Genus物理合成到Innovus设计实现的无缝接轨

·机器学习能力：与传统的布局及布线流程相比，机器学习能力使客户能够利用其现有的设计来训练iSpatial优化技术，可降低设计馀量(design margin)

·优异的签核收敛：数位全流程融合统一的设计实现、时序及IR签核引擎，藉由同时完成所有物理、时序及可靠性目标的设计来强化签核收敛，使客户可降低设计馀量及迭代次数

Cadence资深??总裁暨数位与签核事业群总经理滕晋厌(Chin-Chi Teng)博士表示：「全新数位全流程的增强系建立在广泛采用的整合流程基础之上，进一步提升了Cadence数位及签核设计的领导地位，协助客户能够实现卓越的系统单晶片（SoC）设计。客户在紧迫的时间压力下面对庞大的设计专案，我们与客户紧密合作，提供可更有效率实现PPA目标所需的功能．」

Cadence数位全流程由Innovus设计实现系统、Genus合成解决方案、Tempus时序签核解决方案及Voltus IC电源完整性解决方案组成。为客户提供设计收敛及更可预测的快速途径，该流程支持Cadence智慧系统设计（Intelligent System Design?）策略，实现先进制程系统单晶片（SoC）的设计卓越．

联发科技运算与人工智慧技术群本部总经理黄世安博士表示:「联发科技致力於优化高效能核心，以实现积极的效能目标。藉由Innovus设计实现系统中GigaOpt Optimizer的全新机器学习能力，联发科技能够自动快速地训练CPU核心模型，进而优化最高频率，降低总合负数延迟时间达80％，并将最终签核设计收敛所需的周转时间缩短两倍。」

三星电子设计平台开发执行??总裁Jaehong Park表示：「采用iSpatial技术的Cadence数位全流程可准确预测PPA的全布局优化，并通过快速迭代RTL、限制，及平面配置同时改善6％的总功耗，使我们的设计周转时间缩短了3倍．此外，Cadence独特的机器学习能力让我们能够在三星的4nm EUV制程上训练设计模型，这有助於我们进一步提升5％的效能及减少5％的漏电流功耗．」