益华计算机(Cadence)日前指出，创意电子已采用Cadence之SOC Encounter作为其数字IC设计平台，协助其解决其客户设计服务中的各种奈米尺寸设计挑战–尤其是虚拟原型设计、绕线、讯号完整性，以及频率收敛等问题。Cadence与创意电子共同参与一项设计方法开发项目，建立此套tapeout流程。

创意采用了SOC Encounter中的三项整合性组件，以确保可以在其阶层式流程中可同时执行频率及讯号完整性收敛作业; 其中包括First Encounter，NanoRoute以及Celtic。利用First Encounter可以执行从硅晶圆虚拟原型设计(Silicon Virtual Prototyping)开始的连续收敛方法，也就是具备完整拉线的全芯片设计。而即使IC包含大量的功能区块及复杂的频率条件， 硅晶圆虚拟原型设计也能够帮助工程师提早预测并取得精确的设计实体特性。

创意电子副董事长兼执行长石克强表示，『奈米尺寸的问题以及客户紧凑的产品上市时程，通常都是最困难的挑战，所以我们与Cadence合作，以建立阶层式IC实行流程。我们很高兴Cadence益华计算机能够与我们的工作团队保持密切的合作。Cadence的SOC Encounter可以让我们获得绝佳的频率和讯号完整性收敛流程，以及最佳的签证(sign-off)质量。在去年，我们许多非常复杂的设计已经tapeout，就是最好的左证。』

Cadence亚太区营运总裁詹崇新指出，『我们非常高兴创意电子选择SOC Encounter，因为这是客户的一大福音。SOC Encounter平台可以让我们的客户发挥其硅芯片的最大效能，并且更快、更轻松地成功完成硅芯片制造作业。而更重要地，我们会一直与创意电子保持密切的合作，直到其成功送出tapeout。』