為提供行動通訊及物聯網（IoT）應用的設計及分析能力和跨晶粒（Cross-die）互動建模，全球電子設計廠商益華電腦（Cadence）宣佈針對台積公司先進晶圓級整合式扇出（InFO）封裝技術推出更優化的全面整合設計流程。

Cadence針對台積公司先進晶圓級整合式扇出封裝技術推出更優化的全面整合設計流程。

Cadence產品工程事業群資深總監Steve Durrill表示，目前有許多行動通訊及IoT顧客想要部署台積公司InFO技術的系統。透過與台積的密切合作，我們得以幫助雙方的共同客戶縮短設計及驗證週期時間，讓客戶能夠更快將創新可靠的SoC推出上市。

此次強化流程中使用的工具包括OrbitIOTM互連設計器、系統級封裝（SiP）佈局、QuantusTM QRC萃取解決方案、SigrityTM XtractIMTM技術、TempusTM時序簽核解決方案、實體驗證系統（PVS）、VoltusTM-Sigrity封裝分析、Sigrity PowerDC TM技術及Sigrity PowerSI 3D-EM萃取選項。

新流程能夠協助系統單晶片（SoC）設計人員於單視窗支援多種製程結構環境下，快速將全系統的多晶粒及InFO封裝中產生網表：OrbitIO互連設計器有效運用台積公司InFO技術整合多晶粒設計，產生可直接用於電氣和時序詳細分析等後續設計步驟的頂層網表。

也可直接自封裝設計資料庫產生標準寄生交換格式（Standard Parasitic Exchange Format，SPEF），大幅簡化時序簽核：傳統方法需要將InFO封裝設計資料庫轉換為 IC設計資料庫方能產生SPEF，Sigrity XtractIM技術卻可自動產生異質InFO系統的SPEF，藉此加快時序簽核程序並縮短上市時間。

台積公司設計基礎架構行銷事業部資深協理Suk Lee表示，Cadence專為TSMC InFO技術所開發的流程能夠為需要在有限尺寸規格中增加頻寬的顧客提供幫助。此一整合式設計流程包括能夠滿足此一市場需求的全套Cadence數位、簽核與客製IC流程技術，此合作將協助顧客以更高效率達成設計目標。