據EE Times網站報導，在2004年電子設計流程研討會（Electronic Design Processes 2004 workshop；EDP-2004）中，奈米製程下的IC的訊號完整性問題成為會中討論焦點。安捷倫（Agilent）微處理器設計方法經理Jay McDougal表示，該公司ASIC產品部門首次由0.13微米製程進入90奈米晶片設計時，即遭遇到嚴重的訊號完整性問題。

該報導指出，包括串擾引發的延遲、尖刺和功率雜訊等問題在90奈米時代都更為嚴重，使設計收斂難於實現。儘管目前市面上有EDA工具可解決以上問題，但真正的解決方案還在於方法論和教育方面。設計師需要為訊號完整性收斂留更多時間，對問題有更好的了解和認識，採用訊號完整性避免技術及深入到事件背後來進行分析。

除安捷倫之外，東芝也在奈米製程遭遇困難；該公司遇到的最大問題是訊號完整性引起的設計改變。東芝系統單晶片設計技術經理Takashi Yoshimori表示，更精確的訊號完整性及其延遲變化分析成為重要關鍵；目前，東芝採用CeltIC用於串擾分析，以及Cadence的 VoltageStorm SoC用於IR壓降分析。

EDA業者也對這樣的現象表示贊同，Cadence時序和訊號完整性市場部總監Jim McCanny即表示，一些與製程相關的問題使90奈米的訊號完整性變得惡劣；在0.13微米，75％的電容器有可能來自於相鄰線路，而在90奈米，這個數字變成了80％。看起來差別不大，但實際上卻影響甚鉅。