3D IC技术在半导体业已经声名大噪了一段时日，但总给人一种只闻楼梯响，不见人下来的漫长等待观感。其实3D IC技术远比想象中还要复杂难解，也因此，部分半导体芯片商采用所谓的2.5D IC，或多个芯片垂直堆栈，即大家常听到的硅通孔（TSV）3D IC技术进行产品设计，这也使得相关EDA工具的市场需求量大增。

Mentor Graphics执行长Walden C. Rhines指出，3D IC距离商用化还有距离，这导致2.5D IC的存在时间将比预期还要更久。

Mentor Graphics执行长Walden C. Rhines指出，3D IC制程技术之所以引起半导体产业的巨大轰动，并使设计师对之趋之若鹜，是由于这样的制程对IC设计产生决定性的优势，例如提高性能、降低功耗与成本，而在固定的小封装中可增加更多功能。只不过，3D IC距离真正可商用化还有点距离，这也导致2.5D IC的存在时间，将比预期还要更久一些。

Walden认为，当半导体产业向3D IC转移的过程中，测试方面将首先面对三大挑战。第一，晶圆测试时，芯片的缺陷必须尽可能降低，以确保封装后的良率提高。这就必须先满足KGD（Known Good Die）的要求。第二，由于3D IC封装结构中，最底层的芯片将是外部测试线路的唯一接取入口，因此在封装堆栈中，必须有一条将扫描测试讯号从底层芯片传到顶层芯片的线路。第三，堆栈的芯片之间，也必须建立相互测试的方法。

3D IC还要求对于已封装的多芯片结构，需有完整的测试能力，这成为3D IC的挑战。成功的测试取决于逻辑内建自我测试（LBIST）、内存BIST、仿真测试和边界扫描测试等能力，以及用分级方式在封装的多芯片间分配测试指令和讯号的能力。

Walden说，Mentor已针对3D IC设计、验证、制造和测试要求的需求，提出完整EDA解决方案。该公司Tessent设计测试（DFT）产品线的3D IC测试方案，使用了多芯片整合分级扫描与内建自我测试（BIST）的方法，优势在于可进行分级测试。而正式的9.4版将今年5月发表。