柏士半導體（Cypress Semiconductor）時脈技術部門自即日起在其網站提供一系列為期六個月的免費網路研討會。此一系列研討會將探討各種與高階時脈相關的重要議題，有興趣者可於任何時間至Cypress網站瀏覽。此次推出的一系列網路研討會共有三大主題，分別為「利用總時序預算評估時脈效能」、「減低總時序預算的影響」、以及「時脈數影響之下的總時序運算：資料分析」。會中所探討的內容相當廣泛，包括疊接鎖項迴路(Cascading PLL)、電磁干擾(EMI)、偵測高速時脈，及可編程時脈。

Cypress表示，研討會的內容為，一．利用總時序預算評估時脈效能：目前各種時序元件參數，特別是鎖相迴路型時脈緩衝器，已普遍存在於高頻精密系統中。然而過去十年以來，時脈產品的規格資料中，元件效能並沒有明顯地提升。此項主題的研討會將介紹一套更精準的評估模式，以有效計算時脈緩衝器對系統時序預算的影響以及各種主要環境因素對參數的影響。

二．減低總時序預算影響研討會：此項主題研討會深入探討研發業者在進行縮減時序運算考量時，如何運用各種常見的時脈樹(clock tree)範例，透過一組時脈分散緩衝器縮減總時序預算的影響。

三．時脈樹影響下的總時序預算：此項主題研討會將探討有關研發疊接式鎖相迴路(Cascading PLL)、追蹤相差(skew)、訊號抖動轉移(jitter transference)、以及累積的訊號抖動(accumulated jitter)等方面的考量因素與範例。

Cypress並且表示，欲瀏覽此系列研討會者，請前往以上各網站，在完成簡單的登記程序後，即可觀賞。此次參與者，都可以獲得一本由Cypress免費提供的「Perfect Timing: A Design Guide for Clock Generation and Distribution」手冊。(一人僅限一本)