Altera近日表示，Altera將比預期更早發佈第一款Stratix元件系列，這是因為台積電（TSMC）的0.13微米銅製程現在正加緊馬力工作著。對採用Stratix EP1S25元件的早期產品的分析表明所有的製程參數都達到要求，性能超過預期值。這是兩個公司在先進技術方面合作的結果，他們之間的合作開始於2001年12月首次發佈的Altera 0.13微米APEX II EP2A70元件。

TSMC市場副總裁Genda Hu表示，「Altera是我們0.13微米晶圓片的最大客戶之一，且幫助我們在製程細節上進行調整。我們的技術開發夥伴和我們共同的創新目標為我們的客戶帶來許多好處，他們能夠利用這些先進性，開發更合算的高性能產品。」

Stratix架構簡化了客戶構建更複雜的可編程單晶片系統（SOPC）方案的設計過程。Stratix架構是業界第一款提供了真正時限鎖定的基於模組設計方法，進行團隊化的SOPC設計。所有的Stratix元件包括了更高效率的冗餘電路。Altera率先在他們的可編程邏輯元件（PLD）中提出了冗餘的概念，確保了元件的性能和可靠性。

Altera的亞太區高級市場總裁梁樂觀表示，「很清楚地，TSMC在技術方面的投入和經驗將讓Altera獲得很高的回報，迅速地將Stratix元件系列產品化。這將會幫助我們的客戶降低成本，更快地投放市場。TSMC 的0.13微米製程是Stratix元件系列的基礎，同樣情況下比以往的TSMC製程更符合缺陷密度曲線。我們目前已經有相當高的晶圓數量在生產線上，因為我們對這個製程有絕對的信心。」

Stratix元件是採用1.5V、0.13μm、全銅SRAM製程生產，容量從10,570到114,140個邏輯單元和多達10Mbit RAM。Stratix元件具有多達28個DSP模組，共224個嵌入乘法器，為需要高速資料處理的DSP應用進行了最佳化。Stratix元件支援多種不同的差分I/O電氣標準，如LVDS、LVPECL、PCML和HyperTransport標準，以及高速介面，包括UTOPIA IV、SPI-4 Phase 2、10G乙太網路XSBI、RapidIO和HyperTransport介面。Stratix元件還提供了完整的時鐘管理方案，具有層次化的時鐘結構和多達12個鎖相迴路。