ST日前宣佈，已開發出65奈米（0.065微米）的CMOS設計平台，能讓設計人員及客戶開發下一代的低功耗、無線、網路、消費性與高速應用等系統單晶片（SoC）產品。此外，ST也宣稱，已完成65奈米SoC的設計與輸出（tape-out），充份展示了ST在此一先進技術上的進展。

ST的完整65奈米資料庫平台包含多重處理器選項，能針對獨立單元優化其功耗、性能或通用功能。每個處理器選項都比90奈米製程微縮了一半的體積、提升30%的速度，同時減少了50%的洩漏電流，因此能大幅降低功耗。該平台提供兩種標準單元庫，可分別針對性能與密度進行最佳化，從而提供超過1,500個單元、多重電壓I/O單元、多個記憶體，以及類比IP（智財權）。這些單元支援每平方毫米超過800,000閘的密度，其核心供給電壓介於1.0V~2.0V之間，金屬層間距為0.2微米，並具有從6層到10層繞線的金屬層。

"此次推出的65奈米設計平台再次證實了我們的聯盟策略已獲得重大成就，特別是Crolles2聯盟，"ST平台開發部副總裁Didier Chapuis說。"透過這個諸多挑戰所開發出來的65奈米設計平台，我們的客戶將能以合理的成本設計出擁有驚人效能的產品。"

另外，ST也預告很快就會發佈該平台的進一步延伸版本，包含絕緣層上覆矽（Silicon-on-Insulator，SOI），以及整合被動元件等版本，目前都已進入最後開發階段。