美商賽靈思（Xilinx）於前宣佈，推出第四代可部分重新組態設計流程，以及智慧型時脈閘控方面的多項全新強化方案，可針對Virtex-6 FPGA設計中的動態模塊記憶體，減少24%功耗。

Xilinx表示，研發業者即日起已可直接下載ISE Design Suite 12.2，利用一個簡單易用的直覺化可部分重新組態設計流程，進一步降低功耗與整體系統成本。此外，最新的ISE版本中還提供一項低成本模擬解決方案，支援嵌入式設計流程。

此款可部分重新組態功能，提供可立即調整的彈性，大幅擴充單一FPGA功能。設計人員可在運作時重新編程FPGA某些區域，藉此加入新功能，對於在元件中其餘部分內運行的應用軟體，則完全不會受到任何影響。舉例來說，客戶現階段正開發有線式光傳輸網路解決方案，可開發出多埠多工器/轉發器的功能，並減少使用資源達30%至45%，軟體無線電解決方案可動態交換通訊波形，其他波形仍可繼續運行不會受到干擾，也不必改用更大或額外的元件。可部分重新組態，亦讓設計人員能用較省電功能替換掉較耗電功能，可在不需要最高效能時段，減低系統功耗。

賽靈思透過一個更加直覺化的設計流程與介面，讓其第四代可部分重新組態方案更容易使用。其中包括一款改良式時序限制與時序分析流程，自動將代理邏輯插入至橋接與可重新組態的部分，並具備完整的設計時序收斂與模擬功能。ISE 12 讓設計人員能運用Virtex-4、Virtex-5、以及Virtex-6等元件，開發各種可部分重新組態應用。