Cadence益華電腦及MIPS，宣佈針對使用MIPS32 24K核心產品的客戶，推出經過最佳化的MIPS-Cadence Encounter參考設計流程。MIPS客戶將可以取得這款嵌入式產業效能最高的32位元可合成核心產品系列之授權。使用24K核心產品系列的客戶，都可利用這項經過最佳化的Encounter數位IC設計平台，整合SoC Encounter RTL-to-GDSII系統和Encounter RTL Compiler合成技術，並支援先進0.13微米製程，讓 MIPS-Based系統單晶片（SoC）設計人員享受到優異的效能和作業便利性。

Cadence益華電腦表示，Cadence Encounter參考設計流程是針對24K核心產品系列而進行最佳化，因此可提供客戶經過整合、以連接導線為主的RTL-to-GDSII核心實行功能，以便提供更高的矽晶圓設計品質（QoS），並達成矽晶圓設計鏈最佳化的目標。Encounter平台結合了以導線為主之設計以及RTL Compiler合成作業的最先進技術、矽晶圓虛擬原型建立用的First Encounter、訊號完整性（SI）相關繞線作業用的NanoRoute奈米繞線技術，以及訊號完整性簽證用的CeltIC SI 以及VoltageStorm。矽晶圓設計品質是在完成連接導線之後，用來評估整個矽晶圓品質以便確定其正確性的新方法，而這項參考設計流程可以讓客戶達成更高的矽晶圓設計品質目標。