益華電腦（Cadence）宣布，創意電子（Global Unichip ）將以CPF為基礎的Cadence低功耗解決方案，整合至其PowerMagic設計方法中，協助客戶將複雜的低功耗ASIC設計實現最佳化。

創意電子在PowerMagic設計方法，針對ASIC設計驗證與實現，整合Cadence低功耗解決方案（包括Cadence Encounter RTL Compiler、Encounter數位設計實現系統(EDI)與Encounter Conformal Low Power），以及其內部自行開發的設計工具，開發出完整一貫流程的低功耗ASIC設計流程，包括先進的動態電壓頻率調整（dynamic voltage frequency scaling，DVFS）技術。而這關鍵技術能夠在同一晶片上實現多重可變電壓（voltages）的電壓區塊（power domain），也能夠在無需顛峰效能時降低電路電壓。

Cadence低功耗解決方案從早期的設計規劃開始，涵蓋前端設計、合成與實體設計實現，提供設計到signoff的完整流程方法；在每個階段都能夠透過功耗估計與分析而實現一致性與收斂。除了設計實現之外，更佐以完整的靜態、動態與正規功耗驗證技術，以達成前後一致（closed-loop）的驗證方法。這個完善整合、高度自動化、具備功耗意識的解決方案，不僅擁有業界頂尖設計服務支援，亦獲得以功耗為焦點的業界聯盟，如業界最大的功耗聯盟（Power Forward Initiative）與Si2低功耗聯盟等的支持。

創意電子設計服務副總經理謝紀強表示，經由該公司的工程設計人員實際測試及實作，Cadence低功耗解決方案足以順利完成65奈米製程、千萬電晶體的低功耗晶片設計最佳化，同時也正確地完成10個以上電壓區塊與50個電壓模式的設計及驗證。其完美的整合讓低功耗設計實現與驗證更有效率，並協助ASIC設計工程師解決複雜的低功耗設計議題。