目前，计算系统的性能迅速改进，以满足内容丰富的应用程式之需求，例如从网际网路下载、数位照片编辑和区域网路。如(图一)所示，此类系统的性能要求使得记忆体子系统的资料传输速率大幅度增加。更高的资料传输速率向装置和系统设计者提出了挑战，要求实施新技术，更加详尽地分析细节。

《图一 数据传输速率发展趋势》

记忆体设计者面临挑战

随着资料传输速率增加，一个资料位元出现在在讯号线路中的时间减少。接收装置必须在更短时间内可靠地攫取该资料位元，这就要求提高内部资料路径和资料接收器的速度，改进接收器拓朴。系统主记忆体的时序预算通常配置约 30%的资料位元时间用于装置设定与保持。

装置输出存取时间内的不确定性是系统时序预算的另一个关键参数，此一不确定性包含两个成份：在装置的不同资料位元之间的时滞，以及不确定位元在相对应参考讯号「时钟」或「选通」时何时输出。通常时序参考讯号一次攫取一个位元组（八个位元），因此各资料位元间的时滞如同相对时钟讯号的绝对存取时间一样重要。

最大限度地减少设定的保存时间、存取时间不确定性和资料时滞是记忆体装置和控制器设计者面临的重要挑战。成功的装置实施必须考量电路技术、功率输送以及透过装置包的讯号传送。

通道错误

通道错误是系统设计者必须考量的一个重要参数，它包括由于实施PCB布局造成的时序不确定性。此外，通道错误还包括讯号实际路径长度不匹配、讯号交叉对讲、讯号串音干扰、由于讯号返回路径不完美出现噪音以及其他讯号品质问题。

如(图二)所示，更高的资料传输速率迫使在系统时序预算中分配给通道错误的时间减少；此一趋势非常显著，在演算法量表上以图形表示时显示得更为清楚。显然，采用高资料传输速率记忆体装置的系统设计比以往更加需要着重细节。

《图二 现有控制器和信道错误》

更低功耗

成长速度最高的计算系统领域是移动计算和PC伺服器。移动电脑要求低功耗，以延长电池寿命，但伺服器也需要较低功耗，因为系统中包含数目众多的记忆体装置。不幸的是，资料传输速率的提高导致功耗相应增加。长期以来，为解决此一问题，记忆体装置中的操作和讯号电压被降低，较低的电压为记忆体系统设计者带来了新的挑战，因为由此导致讯号技术中的电压余量减少。应对上述挑战需要采取更先进的资料攫取技术和更优异的接收器，并且更加重视讯号品质和功率传输。

记忆体技术演变

(表一)显示了记忆体技术为适应较高资料传输速率的需求而完成的演变。随着记忆体技术从SDRAM发展至DDR SDRAM以及最新的DDRII SDRAM，资料传输速率几乎在每一步都增长一倍。操作电压从3.3V 降低至1.8V，以便最大限度地减少功耗。

与DDR SDRAM同时推出的来源同步讯号架构采用了选通时序参考讯号。在资料攫取方面以资料选通取代共通的时钟讯号。它与资料沿同一方向移动，同一台装置同时驱动资料和资料选通讯号。采用该来源同步方法时，选通讯号计时与资料讯号时序密切匹配，排除了资料攫取时序预算中的讯号流失时间。来源同步讯号以相对时序错误（资料至资料选通）取代了绝对时序错误，从而在总体上减少了时序错误。

随着记忆体技术从SDRAM向DDRII SDRAM转移，FBGA包装正在取代 TSOP 包装。 FBGA包装的接脚电感较低，导致功率传输路径和地面参考中阻抗降低。良好的功率传输和接地对最大限度地减少功率和接地电压波动造成的输出存取时间差异和时滞至关重要。

DDR SDRAM设计中的输入接收器拓朴也发生变化。 SDRAM接收器使用一种堆叠CMOS闸拓朴布局，允许非常低的闲置功率，但在讯号电压较低时效果不理想。大多数DDR 和DDRII SDRAM中采用的差分成对接收器在应对小幅度电压波动时具有出色的时序准确性，但此种拓朴耗电量较大。

DDR SDRAM 还包括一个晶片内装递延锁定环路﹙DLL﹚。在电压或温度出现缓慢变化时DLL保持资料输出存取时间稳定（大约在一个时钟边缘），增进了绝对时序准确性，但未能改善相对时序准确性。 DLL电路对电源的接地电路中的动态噪音十分敏感。对此类新电路而言，低阻抗功率传输也至关重要。

更复杂的终结设计

DRAM讯号传输与终结也发生了变化，促使设计者在资料传输速率提高、更具有挑战性的环境中最大限度地增加电压余量，同时尽可能减少通道错误。用于程式和资料贮存的主记忆体系统有一些独特的局限性，使得讯号传输特别具有挑战性。此类记忆体子系统需要有数量很大的资料讯号才能达到总体系统频宽目标，可由用户升级，并要求保持低成本。所有上述要求均与尽量增加讯号品质和电压余量的目标相抵触,迫使终结设计随着记忆体资料传输速率的增加而改进。

在许多高速数位设计中，当阻抗在讯号传输线路环境中遇到不匹配和间断现象时，可能发生讯号反射。反射导致讯号波在资料通道中上下移动；反射讯号与记忆体通道中传输的讯号综合，反射能量干扰接收讯号的品质和时序准确性。为了把讯号品质和时序保持在可以接收的水准，沿通道的传输线路阻抗必须密切匹配，阻抗间断必须隔离，否则需要消除反射能量。

SDRAM记忆体系统依赖输出驱动器的阻抗与传输线路匹配，以便使反射能量在驱动器中终结和耗散。该技术有时称为反终结，对讯号品质略有改进。 SDRAM系统运行时的最大资料传输速率是133 Mb/s，电压波动幅度接近接近3V，因此可以接受此一简单方法。

DDRII的技术突破

如(图三)所示，DDR SDRAM记忆体系统采用更复杂的终结设计。在传输线路末端使用并列终结电阻终止讯号。每一个记忆体模组或DIMM有一个讯号引栓通过模组接头与主汇流排连接。该引栓在主汇流排的定点上减弱传输线路的有效阻抗，为讯号反射提供通行路径。

每一个DDR SDRAM DIMM都有若干串列资料讯号隔离电阻，将引栓与主汇流排隔离。此等引栓电阻还能够冲消任何沿模组上下移动的反射能量，从而改进讯号品质。主板上在第一个DIMM之前也有若干串列电阻，用于减弱反射，改进讯号品质。

汇流排末端的Vtt稳压器建立讯号终止的直流电压，虽然DDR记忆体系统的讯号品质显著优于SDR记忆体系统，但线路板上元件增多导致DDR系统成本增加。

如(图四)所示，DDRII记忆体系统改进了用于DDR系统中的终结设计。记忆体和控制器内部包括终结电阻，进一步改善了讯号品质。此等晶圆电路终结﹙ODT﹚电阻有选择地连接和中断连接，就具体汇流排交易优化讯号品质。取决于驱动器和接收器位置，终结有效变换位置，根据被写入或读取的模组触发不同的电阻。讯号品质得到改进的原因是讯号在模组引栓末端终止，最大限度地减少了讯号反射。

通过选择正确的电阻值和触发综合值，有可能除去主板上的并列电阻和串列电阻，但模组引栓电阻仍保留。该技术不仅改进了较高资料传输速率所必须的讯号品质，实际上也改进了电压余量。

《图三 2-DIMM系统，DDR 和DDR-II SDRAM拓扑比较》

电路板布局之系统设计

长期以来，记忆体技术的变化为系统设计者提供了开发较高速率记忆体系统所必须的特征。但是，光凭装置设计并不能完全因应达到此类资料传输速率所产生的挑战，系统设计者也发挥关键作用。

可靠的系统实施必须包括对线路板布局和设计的许多新考量。必须认真分析系统功率和接地传输，以便符合缩小时序和电压余量的目的。功率传输包含线路板参考平面路由，解耦电容器、控制器晶片包装讯号接头和讯号路由。功率传输系统有责任以最低阻抗路径使电源或地面与电路连接。在高频时该阻抗通常被电感主导。系统设计者能够通过认真选择包类型以及包接脚的讯号功率指定控制寄生电感。在此等频率采用的装置包装通常包括内部电源和接地平板，以便将电源从接脚引至晶圆电路。由于减少了其他电路板元件和开发时间，即使包装费用增加也依然值得。

靠近装置的解耦电容器对良好的功率传输也很重要，但应当注意，解耦电容器也有电感。除电容器的自感外，还有与电镀通孔相关的电感。系统设计者可采用适当的PCB布局技术和选择适当的电容器类型最大限度地降低解耦系统的总体电感。 Vtt终结稳压器也是一个经历大幅度电流瞬间波动的功率参考值，因此Vtt生成也必须作为功率传输系统的一部份进行分析。

重要讯号的考量

DDR记忆体系统中有若干重要讯号需要系统设计者格外注意，包括资料选通、时钟和Vref。时钟和资料选通讯号是上文中阐述的时序参考；资料选通讯号必须与由选通攫取的资料讯号的时序和布局匹配。资料选通通常攫取某一资料位元组，因此，有必要使所有这些位元讯号的路由在线路长度方面等同，另外PCB层面的使用以及高于或低于讯号路由的参考层也必须等同。

所有讯号都拥有通常沿高于或低于讯号踪迹的参考平面返回路径移动的讯号。讯号返回路径不得中断或在不同的参考之间切换，否则讯号返回路径的电感会升高，导致讯号噪音和时序问题。

DDR时钟属于差分讯号，应当在安排路由时使之相互临近，以便有统一的差分阻抗。 Vref上的动态噪音会导致重大时序错误，因此Vref路由安排与实施成为一项关键任务。

DDR定义使系统设计者在选择串列和并列线路板电阻方面享有弹性。汇流排频率反应在READ 和 WRITE操作中有显著差别，并因DIMM驱动或接收资料以及哪些模组插槽被占用（系统中有多少记忆体以及模组的综合状况）而异。取决于驱动汇流排的装置和接收资料的装置，讯号品质会有差异。

电阻值的选择是下列几组因素妥协的结果：READS 和WRITES的性能、使用一个DIMM还是数个DIMM、哪一件装置在驱动或接收资料、电压余量和时序余量的取舍。就特定系统优化电阻值需要彻底类比所有可能的负荷条件，并需要认真分析产生的波型。另外还需要基于电阻公差、线路板阻抗、DIMM阻抗、驱动器强度等因素的最差条件进行模拟。

结论

Micron Technology在系统设计和讯号品质方面所拥有的丰富经验被用于高速系统设计开发工具与方法。事实证明，利用该组技术及工具开发的技术平台是优质可靠的系统。基于这方面的经验，Micron Technology建议在高速记忆体系统设计的初期在工程设计方面与记忆体供应商密切协调。

（作者任职于Micron Technology）