晶片系統的重要概念，即是在單一晶片上把不同特性的電路整合在一起，以提供更多更強的功能。(圖一)為一個具代表性之通訊系統示意圖。如果要以晶片系統方式實現，就必須把對雜訊敏感的區塊，包括低雜訊放大器（LNA），類比/數位轉換器(ADC)，鎖相迴路(PLL)，數位-類比轉換器(DAC)，功率放大器(PA)等，在同一晶片上與容易產生雜訊的數位電路，如微處理器或信號處理器(DSP)等整合在一起。但是數位電路的同步切換雜訊（SSN）,會經過電源網路與基板兩個路徑，影響到同一基板上的類比/混合信號/射頻電路的特性，尤其是功率放大器的部分。因此晶片系統上的SSN問題，對整個系統的發展非常重要，是近年來一個十分熱門的研究題目。

《圖一　通訊系統示意圖》

SSN來自不理想的電源線。因為有寄生電感(L)與電阻(R)，所以當電流(i)通過時，電源線上會產生Ldi/dt的電壓變化或iR的壓降，即是所謂的電源網路SSN。如(圖二)所示，電源網路SSN經過基板接點（substrate contact）進入基板成為基板SSN，因此兩者間存在一個高度正相關的情況。降低電源網路SSN，可以使基板SSN隨之減小。因此，在以下的文章中，除非特別說明，對兩種SSN並不作進一步區分。就影響層面而言，電源網路SSN，會造成電源網路上直流位準的移動，使得工作點不正確，至於基板SSN，則會經過基板接點或源/汲極接面影響電源網路，或是經由基板效應（body effect）影響電晶體（例如，臨界電壓threshold voltage）的各種特性。而上述兩種SSN的波形及造成的影響，因為每一個時間點切換的電晶體數目並不相同，使得維持操作所需的電流(i)大小也隨之起伏，因此是一個隨時間變化的函數。

《圖二　SSN的形成與傳播》

降低SSN的影響的方法可分為被動與主動兩大類：被動的方式包括分離電源網，使用去耦合電容，使用保護裝置等；主動的方式則是包含使用穩壓器，或是產生一個反向的SSN，以及時脈切割等方法。各種方法的優缺點進一步說明如下。

被動模式：

（1）分離電源網：將提供給數位區塊的電源網路與提供給類比區塊的電源網路分開。這是降低電源網路SSN傳播最直接的方式，但是由於基板相連，此種做法對降低基板SSN，並不是特別有效。

（2）使用去耦合電容：利用電容的儲存與釋出電荷，來穩定電源線的電壓值。不過，如果要在晶片上加入更多的去耦合電容，勢必會加大設計面積。而在晶片外加上去耦合電容，最直接的影響是成本，其次還必須考慮頻寬的問題。設計人員為避免電源網路SSN造成影響，通常以多加電容的方式解決，於是常有過度配置的問題。因此，如何加入最少但足夠的去耦合電容，對業界來說，非常重要，但很難有精確的答案。如何提供正確並快速的估計，是許多單位正在進行的研究計畫。（將問題簡單化之後得到的計算公式，參考[2]。）

（3）使用保護裝置：降低基板SSN，最常使用的保護裝置是P+保護環（guard rings）。將保護環圍在易受基板SSN影響的電路四周，以保護環提供一個低電阻路徑，將接近敏感電路的雜訊重新導向。或是將保護環圍在雜訊源四周，一開始就把雜訊帶離，不讓基板SSN四處流動，影響其他的電路。因為一般的概念是以保護環提供對敏感電路的保護，所以第一種做法較為常見。不過第二種做法也逐漸有人使用。除了P+保護環外，可利用法拉第籠的方法，將金屬柱打入基板中，以阻絕電磁波的影響，但是成本較高。另外則是以反向偏壓的N-well保護環，形成空乏區，切斷電流路徑。或是於製造過程中在基板中埋入二氧化矽結構（Oxide Trench）等。依據各種文獻顯示，在考慮成本的情況下，P+保護環得到的效果相對來說較為理想。（參考[3][4]）

（4）構裝與佈局：一般邏輯電路，通常選用p+基板加上磊晶層（epi-layer）結構的製程，以減少栓鎖作用（Latch-up）的產生。但是p+基板並不利於基板SSN的抑制，因此需要特別注意。解決的方法，可使用背板接點（backside contact），將基板SSN自背板引出。另外，適當選取晶片封裝的種類，也很重要。各種封裝的電源線寄生電感差異很大，而寄生電感的大小與Ldi/dt的電壓變化成正比，減小寄生電感自然會減低SSN的影響。晶片上的佈局方式也是一個重點，尤其是使用差動對模式的電路，應儘量使SSN的分佈，對兩個分支電路的影響相近。（理論推導部分，參考[5]。）

（5）基板選用：可藉由使用絕緣層覆矽（SOI）或是三重井（triple-well）的基板來減低基板SSN的影響，但成本較高，而且隨著操作頻率的升高，阻絕基板SSN的效果也會降低。對一般應用來說，通常不是優先考慮的解決方案。

主動模式：

（1）穩壓器：線性穩壓器可利用運算放大器以回授系統實現，可配合去耦合電容使用，但需要一個參考電壓輸入，因為相對來說需要較大的功率消耗，所以較少用在晶片上。

（2）反向SSN產生器：若將SSN的時域資料轉到頻域作觀察，週期性的變化，會對應到固定的頻率，隨機性的波形變化，在頻譜上將是一個連續性的雜訊準位。在理論上，對週期性SSN而言，可產生一個相對相角180度且大小相等的SSN，把SSN抵銷掉。對隨機性的SSN而言，要即時正確預測反向的SSN會有實際上的困難。也就是說，在隨機SSN為主的情況下，反向SSN產生器較不實用。不過在許多情況下，因為電晶體的切換是由時脈的升緣或降緣控制，即使單一電晶體並不一定會在每一個週期切換，但是將所有的數位區塊的電晶體整合起來作觀察，在固定的操作模式下，大部份還是可以觀察到與時脈週期（T）或是時脈週期的N倍（N是自然數）有關。所以利用反向SSN產生器，還是可以抵消相當部分的SSN，有其存在的價值。至於設計反向SSN產生器時，頻寬/延遲一向是重要的要求。就目前看來，這部份還有很多的發展空間。（參考文獻[6][7][8]）

（3）時脈切割：因為SSN的大小與單位時間的電流變化量成正比，所以可將單一時脈控制的電路區塊分割成幾個由不同時脈控制的小區塊，藉以降低單位時間內電晶體切換的數目，將電流變化由單一週期的單一升/降緣重新分配至單一週期的多個升/降緣上。處理完成後加入重定時（retiming）區塊，將多重時脈調整回單一時脈即可。（參考[9]）

以下使用PLL為例，介紹SSN對電路的影響。通常在無SSN影響下的PLL抖動直方圖，應類似(圖三)（A）的情況。如果要考慮週期性SSN對PLL的影響，可將抖動直方圖（X軸-Z軸）對雜訊相對相角（Y軸）作圖得到類似(圖三)（B）（C）的三維抖動直方圖。(圖三)（B）因為無SSN影響，所以沿Y軸方向沒有變化，(圖三)（C）因為受SSN影響，所以沿Y軸方向有週期性變化。不同的週期性SSN與隨機性SSN會產生不同的三維抖動直方圖。設計人員可利用調整相對相位的方式來降低SSN對抖動特性的影響。調整相對相位的概念也可用於其他的電路，如用來增加ADC的SNDR值。

《圖三　（A）無SSN影響的PLL抖動直方圖，（B）無SSN影響的三維抖動直方圖，（C）受SSN影響的三維抖動直方圖[1]。》

結論

總結來說，本文對SSN的成因進行了描述，並探討降低SSN的幾種基本技巧，最後以PLL為例，介紹系統整合時，SSN造成的問題。如同之前提到，SSN對整個系統的影響非常大，但也還有很多相關的問題，值得深入研究。

＜盧奕璋先生為美國史丹福大學電機工程博士，現為國立臺灣大學電機工程學系與電子工程學研究所助理教授。＞

參考文獻

[1] Y-C. Lu, Digital Noise Emulator for Characterization of Phase-locked-loop Systems Exposed to Substrate Noise, Stanford University (ProQuest, ISBN: 0496135333), Jan. 2005.

[2] William J. Dally, and John W. Poulton, Digital System Engineering, Cambridge 1998.

[3] D. K. Su, M. Loinaz, S. Masui, and B. Wooley, “Experimental results and modeling techniques for substrate noise in mixed-signal integrated circuits,” IEEE J. Solid-State Circuits, vol. 28, no. 4, pp. 420-430, Apr. 1993.

[4] B. R. Stanisic, N. K. Verghese, R. A. Rutenbar, L. R. Carley, and D. J. Allstot, “Addressing substrate coupling in mixed-mode IC’s: simulation and power distribution synthesis,” IEEE J. Solid-State Circuits, vol. 29, no. 3, pp. 226-238, Mar. 1994.

[5] M. Xu, Substrate Noise in Mixed-Signal Integrated Circuits, Stanford University, Jun. 2001.

[6] K. Makie-Fukuda, T. Tsukada, “On-chip active guard band filters to suppress substrate-coupling noise in analog and digital mixed-signal integrated circuits,” Digest of Technical Papers, Symposium on VLSI Circuits, pp. 57-60, June, 1999.

[7] M. S. Peng, Study of substrate noise and techniques for minimization, PhD Dissertation, MIT, Feb. 2003.

[8] T. Tsukada, Y. Hashimoto, K. Sakata, H. Okada, K. Ishibashi, “An on-chip active decoupling circuit to suppress crosstalk in deep-submicron CMOS mixed-signal SoCs,” IEEE Jour. Solid-State Circuits, vol. 40, no. 1, pp.67-79, Jan 2005.

[9] M. Badaroglu, M. van Heijningen, V. Gravot, J. Compiet, S. Donnay, G. G. E. Gielen, H. J. De Man, “Methodology and experimental verification for substrate noise reduction in CMOS mixed-signal ICs with synchronous digital circuits,” IEEE J. Solid-State Circuits, vol. 37, no. 11, pp. 1383-1395, Nov. 2002.