EDGE通常称为2.5G的规范，并且被人们看作向3G系统过渡的标准，诸如宽频分码多工撷取(W-CDMA)。藉由EDGE标准，目前北美的分时多工撷取(TDMA)系统和GSM系统的开发者可以设计具有384Kbps传输率的手机。这使得一个小小的手机可以同时满足话音通讯、连接网际网路以及多媒体内容传输的要求。 EDGE手机设计难在必须支援多时隙(Multi-Slots)传输及多种数据机(Modem)/语音编译码器。如何以最少成本设计EDGE的基频，并占据最小的PCB面积是本文要探讨的主题。

WCDMA基频架构

为了详细地说明EDGE无线手机设计的基频架构，首先以当前TDMA手机设计采用的基频架构为例。 TDMA基频部份可以分成七大块。第一块包括射频(RF)到基频的介面。从基地台到移动台间的下行传输链路中，RF信号以最小奈奎斯特速率进行数位化。在上行链路中，处理过程则相反，来自数位信号处理器(DSP)的数位化取样信号被转化为类比信号。

第二块包括配备ROM、RAM的DSP晶片，以及协同处理器。在这些组件中，DSP是基频模组的核心，它执行多种与实体层对应的高计算功能。为突出该DSP的重要性，在处理一个对MIPS要求高的数位讯息通道(DTC)时，应该对该组件的主要任务进行检测。在TDMA设计中，处理一个DTC接收时隙过程中，DSP首先进行“粗同步”，以寻找该时隙中的SYNC字。

这样做是为了建立粗略的时间基准、频率误差和自动增益控制(AGC)的设置。接着处理器执行“精确同步”，建立均衡器的定时标志和初始讯息通道系数​​。如果该讯息通道传输有很大延迟，则采用一个微分检波器或均衡器对P/4微积分相移键控(DQPSK)信号进行解调。

该DSP接着进行数位确认色标编码(DVCC)以及低速访问控制讯息通道(SACCH)的序列解码。 DVCC是一个确认收到正确的基地台信号的参数。 SACCH是在同一个时隙内作为话音信号或快速访问控制讯息通道(FACCH)发送的低速控制资讯。然后，进行话音/FACCH分离和解码。这些功能与传输端完成的交织和讯息通道编码相对应，表现为时间分散性和误码率(BER)。

DSP还进行语音解码、回波对消、语音编码、SACCH讯息通道编码/交织、语音/FACCH编码和交织，以及脉冲群格式化(Burst Formatting)。在脉冲群格式化阶段，数据位元和其它数据块，如SYNC、SACCH和CDVCC将被​​格式化以便占据324位元IS-136时隙中的正确位置。

在TDMA设计中，如果用一个协同处理器进行一部份讯息通道解码，可以把所需的5MIPS减少到大约2MIPS。此外，要注意一些较小运算项也需要消耗额外的MIPS，因此一个第二代IS-136DSP需要大约37MIPS的处理能力。在基频设计中，DSP由一个微处理器辅助工作，它被用来优化决策导向码(Decision-Directed Code)并且感知、控制外部事件。此嵌入式处理器提供DSP的介面层、Layer2和Layer3协定，以及用户介面软体。 IS-136需要的处理能力要求微处理器工作在10MHz左右。

《图一 内存件则在第三个整合芯片上》

WCDMA基频的其他模组

音频介面是传统TDMA基频架构的另一模组。这个介面包括8kHz语音编码、滤波器和放大器。音频介面之后是功率管理模组，它支援的主要功能有电池充电及监控、全部基频电路和RF的电压调节器、开机控制、LED驱动器以及振荡器。

TDMA行动电话基频部份的最后模组专用于储存。首先是快闪储存模组，储存所有微处理器编码。典型的IS-136手机需要16Mb快闪储存空间，这取决于所支援的应用软体。然后是静态记忆体(SRAM)模组，用作缓冲记忆体、暂存器和中间记忆体。该储存模组在TDMA手机中占2Mb空间。

目前基频的整合功能大部份由三个整合晶片和若干分立元件实现。最主要的整合晶片有两种：一种是所有类比功能集中在第一个晶片上，DSP和微处理器整合在第二个晶片上，记忆体件则在第三个整合晶片上(图一) ；另一种是射频RF介面、音频介面、DSP和微处理器都在第一个晶片上，储存模组在第二个晶片上，功率管理功能在第三个晶片上(图二)。

这两种整合晶片各有其优点和缺点。在第一种设计中，其主要的优点是将类比功能组合到一个单一晶片上，藉由将所有的类比功能捆绑在一起，容易应用先​​进的技术制程。其缺点是要求DSP放在一个单独的晶片上，因此，设计者需解决RF介面和DSP之间以及音频介面和DSP之间的连接线。

这将占据PCB的布线空间、增加额外噪音，且在这些连接线上会有电容功耗产生。在第一种整合晶片中,功率管理也是一个问题，其功率管理是和附加电路结合在同一个IC上的。这会引起封装设计中的散热处理问题。此外，工作在IS-136讯框速率下的固定电压调节器会在音频电路中引起噪音。

第二种设计同样也有长处和短处。长处是它将RF介面、DSP和音频介面连接在同一晶片上。藉由单一晶片上的功能组合，可以改善PCB的布线空间以及这些模组间的资讯传递。缺点是类比电路和数位电路合在同一晶片上。因此，该晶片会有布局和隔离问题。而且，由于类比电压的变化落后于数位电压，这种拓朴架构不利于采用先进的数位制程。

《图二 功率管理功能在第三个芯片》

EDGE基频设计方法

熟悉了TDMA行动电话设计之后，就可从当前的TDMA设计转化为EDGE设计。首先须根据设计方法学进行思考，然后过渡到演算法、硬体和软体方面，从而确保最优的解决方案。

为提高数据速率，EDGE采用8PSK和多时隙传输技术。另外，为了得到行动电话全球漫游时所需的载波，EDGE手机必须支援850MHz的AMPS、工作于850和1900MHz频段的IS-136以及在900、1800、1900MHz频段工作的GSM和EDGE。无线手机基频部份必须支援FM、DQPSK和GMSK数据机以及IS-136、GSM和半速率语音编码器。

对设计者而言，支援多时隙传输和多种数据机/语音编译码器是一个棘手的问题。多时隙传输导致处理量增大。事实上，EDGE电话将需要今天的2G IS-136产品2到5倍的处理能力，这完全取决于特定的运算等级。目前，大概有三种EDGE设计方法。每一种方法都有其局限。

方法一

在方法一中，为保持可再使用的优势，依然沿用开发TDMA手机的方法。采用这种方法，可以使用同样的硬体和软体平台。唯一的不同是要加强这些平台以满足EDGE的需要。

EDGE及其应用将会影响DSP MIPS的需求。如前所述，EDGE设计必须支援多时隙容量来传输数据。因为最初的EDGE手机大约不会支援全双工的传输，需要考虑高达12级的作业处理，这意味着总共需要5个时隙(4个接收时隙和1个发送时隙)。为计算系统接收模式所需的MIPS数量，必须增加同步、均衡和讯息通道解码所需的DSP MIPS。

在最简单的接收模式下，EDGE基频架构需要15个DSP MIPS。然而，这个计算并未考虑到用于8PSK的均衡器，否则由于均衡器的高速传输率，情况会更复杂。同时，需要有八种不同的讯息通道编码模式，它们可以根据讯息通道品质进行切换。其结果是，一个时隙的DSP MIPS总数接近20MIPS，因而全部四个时隙需要80MIPS。在发送端，所需的DSP MIPS量可以藉由加上完成讯息通道编码和脉冲群格式化所需的MIPS计算出来，总量为1MIPS。

当发送和接收MIPS的需求合并时，12级作业的MIPS总量为81MIPS(80MIPS用于接收，1MIPS用于发送)。加上额外的用于控制编码的MIPS开销，MIPS总量或许将近100MIPS。如果选择一个较低MIPS的DSP，则须再占用另一部份资源，比如让一个微处理器完成均衡器的Viterbi运算工作。除了增加DSP的MIPS需求，方法一还需要扩大储存空间并提高微处理器的处理能力。这个问题我们从ROM和RAM的需求谈起。

在记忆体方面，一个IS 136数据机/语音编码器合并需要20kw(Kwords)的ROM空间。数位控制讯息通道、AMP以及表格和系数还需要另外20kw。然而，在EDGE设计中，必须再增加两个数据机：GMSK和EDGE数据机以及语音编码器(AMR)。因为8PSK数据机和AMR​​语音编码器都非常复杂，EDGE基频设计总体上需要60到80kw的ROM空间。因此，方法一描述的EDGE基频所需的总DSP ROM数为100到120kw。至于RAM的大小，需要为EDGE系统的附加功能提供大约7kw的附加RAM。因此，总的DSP RAM需求量大约为14kw。

由于2.5G速率增大了数据处理量，控制软体需要在所有不同的标准和作业模式下进行切换，这需要运用比IS-136速度快3到4倍的微处理器。因此，微处理器必须工作于30到40MHz。他们还需要另一个13MHz或其整数倍的系统时钟以支援GSM手机的工作。也必须增加快闪和静态记忆体以便支援此方法。快闪记忆体必须从32Mb扩大到64Mb以支援语音和数据储存功能。另一方面，静态记忆体要从4Mb增加到8Mb。两种记忆体必须支援脉冲群模式和页面模式(Page Mode)，以保证与30到40MHz的微处理器时钟同步。

方法二

从方法一前进到方法二时，必须上升一个思维高度，重新考虑演算法、硬体和软体的划分。在这种方式下，必须依靠虚拟工具来考虑问题。使用能够通盘考虑系统需求并给出最优划分的模型工具。这些工具将完成RF、基频和呼叫处理模拟，并且要提出EDGE系统的行为模型。这样，就可以得到软、硬体的最好结合。硬体可以和ASIC、DSP以及LPGA(激光可程式闸阵列)结合为一体，从而在晶片大小、运行速度和灵活性方面得到最好的整体解决方案。ASIC与FPGA用于高速数据传输,而DSP则用于低速率的、需要许多决策点的演算法上。

方法二带来一些好处，它能够建立制式的硬体以用于许多平行的作业，其性能优于DSP。典型情况下，DSP用大负荷的汇流排与​​记忆体和算术逻辑单元通讯，该方法将消耗基频架构中的大量处理能力。而采用方法二，可以拥有一个制式的数据路径处理器，允许数据以最小的负荷从一个平行作业转到另一个平行作业，而且没有指令提取的开销。

将来，模型工具可能会升级到可以满足系统要求，能够方便地给出硬体和软体的划分及其实现方案、PCB布局与布线、封装等等，甚至可开列材料成本单。遗憾的是，拥有这样功能的模型工具还要等上几年的时间。

方法三

要想采用方法三，需要根据全新的方法和架构进行思考。方法二解决了寻找最佳软、硬体结合的问题。方法三除了这种优化之外，必须努力寻找解决任何系统都存在的基本问题，即硬体执行速度快但不灵活，软体运行灵活但性能却打折扣。

该领域的研究目标就是让硬体和软体一样灵活，在运行时能以奈秒(ns)级的速度进行变换。另外，硬体将随时被优化以适应特定软体，减少功率损耗、PCB空间，并建立一个适应多种应用的平台。这是一项全新的技术，称为「可重构逻辑(RL)」和「自适应逻辑」。

方法三由大量的具有可程式连接和分布式记忆体的可程式逻辑模组，再加上一个运行RTOS的微处理器组成，它可在特定的时刻给出特定的硬体架构。其架构可以在微观或宏观上进行调整。微观调整包括产生连续不同的硬体，使其无论为均衡、讯息通道解码，还是在接收时隙特定时刻的语音解码都要优化。宏观调整则意味着硬体可被手机经销商或是营运者重新组装，把IS-136电话改成GSM电话甚至EDGE电话，或改装后以最时尚的方式运行在不同的应用软体。

随着EDGE技术的日益重要，采用新方法进行EDGE设计时，必须评估其相关的设计风险。只有这样，才能为其应用选择最好的设计方法。方法一的风险最小。因为硬体和平台没有改变，设计者知道他们所面临的挑战和设计问题。另外，这种方法产生的基频架构对大批量生产制程是有益的。

当设计者从方法一转到方法二时，风险开始增大。在方法二中，基本平台有所改变，迫使设计者研究新的设计方法，并且可能会遇到制造问题。另外，方法二采用的模型工具还未达到成熟和完美。到目前为止，采用方法三将面临最大的风险。 DSP和ASIC界花了将近20年的时间才发展到今天的成熟水平，他们拥有大量的韧体和软体公司支援。

RL市场是一个新兴工业，它拥有年轻的从业人员和新技术。因此在转到方法三以前，必须考虑该技术的成熟性和稳定性，以及开发这些技术之公司的能力。不过，就长期而言，RL将会主宰3G以后的行动通讯、IA设计市场。