铜制程新挑战

从1998年IBM宣布铜导线晶片制程技术，利用铜镶嵌技术(Cu Damascene Technology)进行高效能晶片制作已不再是什么新闻。目前晶片制造商正着力于铜制程之模组技术及其制程整合以提升量产制程之良率。应用Cu Damascene process 于0.13微米线幅世代之技术挑战更胜之前0.25或0.18微米世代，主要之技术瓶颈在于导线线幅减小时对于缺陷(defect)的容忍度要求将更严苛，及介电层导线及引洞沟渠深宽比大幅增加，使阻障层及铜电镀晶种层沉积及铜电镀填充的困难度更高。

这将促使目前使用之物理气相沉积技术(PVD)，继准直(collimated)及电浆游离(I-PVD)之技术改进后，改用原子层化学气相沉积技术(Atomic Layer Deposition, ALD CVD)以应用于0.1微米线幅以下阻障层及晶种层之沉积。其为传统CVD技术之改良，先通入低压金属前趋物以单一分子层吸附于晶圆受质上，再通入反应气体进行吸附金属还原沉积。沉积速率控制于10-50A/min，沉积厚度小于40A以下。
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