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射频CMOS集成电路的发展趋势
将CMOS射频电路整合至SoC中,早就已经是国外芯片大厂的研发目标了。

【作者: 丹尼爾】2006年04月01日 星期六

浏览人次:【4965】

其一是,对一颗晶圆而言,最大的频率偏移可高达±20%。所以,必须要有额外的数字校正电路来补偿这些差距。因此,设计成本会增加。


其二是,泄漏(leakage)电流。这不只包括常见的「次临界信道泄漏问题(sub-threshold channel leakage)」(温度变化是其主因),在先进的制程中,还要考虑到逻辑闸的泄漏和二极管的泄漏问题。目前避免此一问题的方法是采用PSP模型。


对设计射频集成电路而言,建模(modelling)是一道很重要的步骤。射频建模是有别于模拟建模和数字建模的,而且,射频与模拟建模要比数字建模复杂许多。要尽量接近「临界值」,如此才是设计射频电路成功的关键,而建模就是为了仿真「临界值」。通常,这正是数字逻辑电路设计者经常忽略的地方。此外,也要对「闪烁噪声(flicker noise)」和「白噪声(white noise)」建模。
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