数字相机摄影后不需经过烦琐的显影、成像处理,就可以立即观赏影像,同时还能够透过网络传输,因此最近几年数字相机快速取代传统卤化银底片相机成为市场主流。
数字相机使用的感光组件可分为CMOS与CCD两种,日系高阶数字相机大部份都是采用CCD当作感光组件,只有少数特殊用途的机型使用CMOS,因此本文要介绍CCD感光组件的周边电路与驱动timing设计技巧。
驱动技术发展经纬
(图一)是典型CCD数字相机的基本结构,如图所示,80年代正式商品化的CCD数字相机,驱动周边电路是由以下部份所构成:
- ‧CCD感光组件(以下简称为CCD);
- ‧Timing Generator(以下简称为TG);
- ‧水平/垂直同步信号产生器(以下简称为SSG);
- ‧水平驱动器(以下简称为HD);
- ‧垂直驱动器(以下简称为VD);
- ‧双重Sampling(以下简称为CDS);
- ‧Gain Control Amplifier(以下简称为AGC);
- ‧其它IC。
90年代信号处理的数字化、模拟Front End(以下简称为AFE)的CMOS化、低电压化,内建CDS、AGC、A-D Converter(以下简称为ADC)的芯片,以及gray code counter的实用化,使得TG与SSG快速被整合成单芯片。2000年之后半导体制程的奈米化(nano),CCD周边电路则被CCD、TG、VD、AFE四组芯片取代,未来甚至只要CCD与驱动LSI两组芯片,就可以构成CCD驱动周边电路。(图二)是日本松下电器开发的芯片NN12063A,该芯片内建编号为MN39620 CCD、TG、AFE及VD等电路。
驱动电路设计技巧
驱动信号与驱动电压
设计驱动电路必需进行下列项目检讨:
- ‧驱动电压;
- ‧高速脉冲位相的驱动timing;
- ‧水平/垂直CCD的驱动能力;
- ‧驱动频率。
所谓高速脉冲是指ψH、ψR、DS1、DS2与ADCLK而言,因为水平CCD的驱动需要用到ψH、ψR;垂直CCD的驱动则需要ψV。
(图三)是驱动水平CCD的水平CCD驱动信号(以下简称为ψH),以及为了将各画素Floating Diffusion增幅器(以下简称为FD增幅器)reset的Reset脉冲信号(以下简称为ψR)特性。
《图三 CCD感光组件的输出与ψH、ψR脉冲的关系(1ns/div)》 |
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(图四)是为了驱动CCD并读取电荷的垂直驱动信号(以下简称为ψV)。驱动水平CCD必需使用振幅的脉冲(pulse),一般是将TG直接与CCD连接进行驱动,此外ψR也是直接将TG与CCD连接,并对CCD内部施加一定的偏压(bias)信号。
《图四 ψV脉冲与垂直同步信号VD的关系(1ns/div)》 |
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至于驱动垂直CCD以及负电压的读取,是以高电压进行,因此从TG输出的V脉冲与CH脉冲,必需利用VD进行电压Level转换与3值化,才能与CCD连接,此时VD会针对TG的输出进行反相输出。(图五)是垂直驱动器(VD)的内部方块图;(图六)是VD的动作特性。
(图七)是从输入至CDS单元进行CCD输出信号sampling的sampling信号(以下简称为DS1、DS2)、将ADC单元内的ADCLK脉冲clamp至(图八)CCD黑色基准Level的OB clamp脉冲信号,以及显示有/无信号期间的Pre-Blanking(以下简称为PBLK)等信号的特性,值得一提的是通常上述信号是由TG直接提供给AFE。
《图七 从CDS作CCD输出信号sampling的DS脉冲(10ns/div)》 |
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《图八 CCD输出信号与OB clamp pulse的关系》 |
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驱动信号的Timing
如(图十)所示,典型的CCD电荷转送方式可分为三种,分别是:
- ‧Frame Transfer方式(以下简称为FT);
- ‧Interline Transfer方式(以下简称为IT);
- ‧Frame Interline Transfer方式(以下简称为FIT)。
IT的电荷读取方式,如(图十一)所示可分为两种,分别是:
- ‧Progressive Scan方式(以下简称为PS);
- ‧Interlace Scan方式(以下简称为IS)。
由于大部份的CCD数字相机,电荷转送都是采用IT方式,电荷读取则采用IS方式,因此接着要探讨frame的读取技术。
(图九)是IT方式的IS-CCD感光组件内部结构,由图可知本IS-CCD的垂直CCD为6相驱动,水平CCD为2相驱动。
《图十一 IT方式的IS-CCD感光组件的电荷读取方式与特征》 |
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(图十二)(a)是CCD感光组件的V rate timing;图十二(b)是读取单元的timing。由图可知它是表示frame读取时的第一field的timing,换句话说一个frame的画面是由三个field信号构成(图十三)。接着要介绍CCD感光组件驱动的动作顺序。
从垂直CCD朝水平CCD清除多余电荷
图十二(a)进行读取动作之前,一般会利用比转送期间更高速的转送信号,将垂直CCD内多余电荷朝水平CCD扫出,此时转送段数的设定必需大于CCD垂直段数。
从Photo Diode(以下简称为PD)朝垂直CCD读取电荷
如图十二(b)所示,首先对ψV5脉冲添加的读取脉冲,接着从连接于ψV5 gate的PD5读取电荷,再从储存于PD5读取电荷信号并送至垂直CCD上。虽然随着CCD种类略有差异,不过一般读取脉冲宽度不得低于。
《图十三 CCD感光组件的各field影像合成一张影像的动作原理》 |
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从垂直CCD朝水平CCD转送电荷
从垂直CCD读取的电荷信号,由于垂直转送脉冲已经添加于垂直CCD内,因此必需将电荷从垂直CCD朝水平CCD方向,在一个水平扫描期间,依序一次一行转送至水平CCD,垂直转送期间水平CCD则变成H或是L状态。
从水平CCD朝FD增幅器转送电荷
如(图十四)所示,转送至水平CCD的电荷信号,利用水平转送脉冲将水平CCD,依照每个画素转送至输出增幅器,接着在FD增幅器进行电荷-电压转换,最后再用Source Follow(以下简称为SF增幅器)作电流增幅。
如图十五(d)所示,FD增幅器会利用脉冲信号,依照每个画素reset成某基准Level;(图十六)则是从FD增幅器读取电荷的动作特性。
(图十七)是一般TG内部的方块图,由图可知它是由下列结构所构成:
‧根据输入的频率(clock)产生ψH、ψR、DS1、DS2、ADCLK等高速脉冲的高速脉冲Decoder单元;
‧以水平同步脉冲作基准进行H count的H Counter,以垂直同步脉冲作基准进行V count的V Counter;
‧根据H count、H Counter的输出,产生各种脉冲的的pulse Decoder;
‧进行驱动模式、高速脉冲位相、宽度设定、读取脉冲控制等各种设定、控制的serial data输入单元。
《图十七 Timing Generator内部方块图》 |
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CCD感光组件与驱动IC的连接
(图十八)是实际CCD与驱动LSI的电路图,它也是松下电器开发的CCD MN39620与 内建TG、VD的NN12063A连接实例;(表三)与(表四)分别是MN39620与NN12063A的部份规格摘要。
表三 MN39620 CCD感光组件主要规格
项目
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内容
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单位
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总画素 |
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个 |
有效画素 |
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个 |
有效画素 |
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个 |
有效画素 |
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画素大小 |
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实效取像面大小
项目
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NN12062A
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NN12063A
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动态范围 |
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表四 CCD驱动LSI NN12062A/63A的主要规格 |
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电源电压 |
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A-D converter分辨率 |
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最大转换频率 |
适用CCD感光组件
吋:334万画素:MN39400系列 |
吋:536万画素:MN39620系列 |
LLGA |
封装方式此外由于CCD的输出阻抗高达数百Ω,因此必需先输入至emitter follow与source follow电路,进行低阻抗转换才能输出到AFE。
值得一提的是CCD的输出信号通常是以数十MHz高速输出,因此emitter follow与source follow用的晶体管,建议选用可以充分支持CCD驱动频率具备高频特性的type,例如的2SC4089等等。图十九(a)是使用频率特性不佳的晶体管获得的CCD输出波形;图十九(b)是使用频率特性适宜的晶体管获得的CCD输出波形,根据上述实验结果显示,频率特性不佳的晶体管,CCD的输出波形相当迟钝无法获得充分的CDS效果。
《图十九 CCD的输出必需使用宽带晶体管(200mV/div、20ns/div)》 |
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有关电路基板导线pattern的设计,基本上必需尽量缩短CCD的输出端至emitter follow与source follow电路之间的距离,同时还需设法远离其它高速系脉冲,例如ψH、ψR、DS1、DS2等单元。TG则尽量靠近CCD附近设置的同时,必需缩短ψH脉冲的导线,并注意各ψH脉冲的平行导线,尤其是使用可挠式(flexible)电路基板的场合,接地导线pattern极易造成ψH脉冲迟钝。有关CCD的驱动方法,基本上各厂商几乎都没有太大差异,如果CCD的画素结构与画素数量完全相同的话,理论上可以与其它厂牌的CCD、TG、VD组合使用,不过由于各厂商的驱动timing与驱动电压略有差异,因此上述的相异厂牌组合方式,可能无法充分发挥CCD的特性。内建VD与HD的TG,通常会针对各厂商的CCD特性,设计驱动能力与脉冲的站立与下降时间,换句话说任意与其它厂牌的VD、HD组合,可能会产生类似图二十(a)、(b)因转送效率劣化造成的shading等各种问题。
至于用户必需设定的驱动电路项目,分别如下:
- ‧驱动水平CCD的ψH脉冲驱动能力;
- ‧ψH脉冲与ψR脉冲的脉冲宽度、位相。
上述设定通常是配合实际封装状态,利用TG的serial设定进行微调。(图二十一)是ψH1、ψH2与ψR的位相关系参考实例,实际上它会随着CCD、TG、CDS与封装状态出现差异, 如果驱动CCD的ψH脉冲的驱动能力大于水平CCD的负载容量时,ψH脉冲的站立与下降会变得非常急峻,进而造成多余辐射等棘手问题,因此建议在信号线插入串联电阻作事前预防对策。
有关CCD感光组件的驱动电流计算,例如以24.5454MHz水平驱动频率,驱动1/2.5英吋500万画素的CCD,需要的电流值分别如下:
- ‧+3.3V系:;
- ‧+12V系:;
- ‧-6V系:。
上述电流值为平均值,括号为峰值电流值。
实际上包含TG、AFE、VD等CCD周边电路在内的总消费电力大约需要350mW左右。随着CCD感光组件的大小、画素数量增加,消耗电力则相对提高,因此设计电源电路时必需考虑电源的电流容量,同时尽量降低输出阻抗。此外+12V系电源的峰值期间只有数μs,所以可以不必列入考虑。
虽然百万等级CCD与high vision CCD的驱动电路,动作原理、结构几乎完全相同,不过即使frame rate相同,画素数量越多驱动频率也越高,因此驱动timing尤其是有关水平驱动信号必需进行谨慎微调,因为画素数量的增加意味着gate容量与消费电力也随着上升,散热问题则更加困难。
结语
虽然百万等级CCD与high vision CCD的驱动电路,动作原理、结构几乎完全相同,不过即使frame rate相同,画素数量越多驱动频率也越高,因此驱动timing尤其是有关水平驱动信号必需进行谨慎微调,因为画素数量的增加意味着gate容量与消费电力也随着上升,散热问题则更加困难。
[2] D.A. Smolyansky, Time Domain Network Analysis:Getting S-parameters from TDR/T Measurements - Infiniband PlugFest, 2004> |
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