随着制程技术越来越先进，数位系统电路的操作速度变的越来越快，整合在同一晶片内的电路也越来越多。因此，每个电路间的同步变的相当重要，尤其是在高速的系统中，时脉偏移（clock skew）将是一个决定系统性能优劣的重要因素。

时脉偏移是由于信号经过不同路径所造成的延迟不同所形成，且时脉偏移受制程、电压、温度、负载的变异（PVTL effect）影响，而锁相回路（PLL）和延迟锁相回路（DLL）已经被广泛地应用在消除时脉偏移，而且若是不需要频率合成的功能，延迟锁相回路较常使用，这是由于他本身在抖动（jitter）、稳定度方面表现的比锁相回路（PLL）好。

延迟锁相回路在很多应用上已经被使用，像是同步动态记忆体（SDRAM）、类比数位转换器（ADC）、数位信号处理器（DSP）等，这些需要时脉操作的电路，都可以用延迟锁相回路来提供一个稳定的系统时脉，让电路可以达到预期的性能。而本文主要针对数位延迟锁相回路作一个简单的介绍，读者可以透过本文，对数位延迟锁相回路有一个粗略的认识。

数位延迟锁相回路

数位延迟锁相回路大致上可分为以下几种：暂存器控制延迟锁相回路（Register-controlled DLL） [1]、计数器控制延迟锁相回路（Counter-controlled DLL）[2]、以及连续近似​​暂存器控制延迟锁相回路（Successive approximation register-controlled DLL）[3]等种类。而这些数位延迟锁相回路相较于类比延迟锁相回路而言，在相位误差（phase error）、抖动（jitter）方面表现较差，这主要是因为类比延迟锁相回路在调整延迟时间是连续的（continuous），但数位延迟锁相回路将延迟时间量化（quantized），调整延迟时间是不连续的（discrete），因此会有所谓的量化误差（quantization error）存在，导致相位误差和抖动表现的较差，下面将进一步介绍这些电路的架构及操作原理。

《图一 缓存器控制延迟锁相回路（Register-controlled DLL）基本架构》

暂存器控制延迟锁相回路（Register-controlled DLL）

暂存器控制延迟锁相回路的基本架构如(图一)所示，其中包含输入缓冲器（Input Buffer）、相位侦测器（Phase Detector）、延迟线（Delay Line）、位移暂存器（ Shift register），其中延迟线由2N个相同的延迟细胞（Delay cell）组成，而暂存器控制延迟锁相回路的操作原理如(图二)所示。

《图二 缓存器控制延迟锁相回路操作原理》

首先，输入时脉（Input clock）从延迟线（Delay line）中的某个位置进入，延迟一段时间后产生输出时脉（Output clock），延迟时间由输入信号所经过延迟细胞（Delay cell）的个数来决定。接着利用相位侦测器（Phase detector）侦测输入时脉与输出时脉的相位差后，相位侦测器的输出有两种情况，若是输出时脉领先输入时脉，则输出左移，若是输出时脉落后输入时脉，则输出右移，而相位侦测器的输出用来控制位移暂存器（Shift register）的N位元（N-bit）。

这N位元中只有一位元会被设为逻辑高（logical high），其余皆为逻辑低（logical low），而设为逻辑高的位元将决定输入时脉进入延迟线的位置，即控制输入​​信号经过延迟细胞的个数。

暂存器控制延迟锁相回路的解析度（resolution）由一个延迟细胞（Delay cell）的延迟时间决定，最低操作频率由延迟线所能产生最大延迟时间决定。

计数器控制延迟锁相回路（Counter-controlled DLL）

计数器控制延迟锁相回路基本上与暂存器控制延迟锁相回路相同，只是控制延迟线延迟时间的改成计数器（counter），并且延迟线（Delay line）由N个二进制权重（binary-weighted）的延迟细胞（delay cell）所构成，其基本电路架构如(图三)所示，而操作原理与暂存器控制延迟锁相回路略有不同，其N位元计数器输出的N位元（N bit）皆有可能被设为逻辑高（logical high）或逻辑低（logical low），其实这N位元就是我们所熟知的二进制码（binary code），和二进制权重的延迟细胞搭配起来便可以决定延迟线产生延迟时间的长短。

《图三 计数器控制延迟锁相回路（Counter-controlled DLL）基本架构》

连续近似暂存器控制延迟锁相回路（Successive approximation register-controlled DLL）

连续近似暂存器控制延迟锁相回路主要就是靠着特殊的演算法，控制延迟时间去逼近最佳值，延迟线（Delay line）也由N个二进制权重（binary-weighted）的延迟细胞（delay cell）所构成，电路架构如(图四)所示。

以N＝2为例，这个电路用来逼近最佳延迟时间的演算法如(图五)所示，一开始最高有效位元（MSB）先预设为1，其余位元皆设为0，透过相位侦测器（Phase detector）比较，若是输出时脉领先（Lead），则将预设的1保留，反之，若是输出时脉落后（Lag），则将预设的1清除为0，接着下一位元再设为1，然后重覆一样的步骤，直到所有的位元确定后便停止，这N位元的大小便设定了延迟线延迟时间的长短。

《图四 连续近似缓存器延迟锁相回路（SAR-controlled DLL）基本架构》

延迟锁相回路性能指标

像是同步动态记忆体（SDRAM）这类需要高速传递资料的电路，都必定要有延迟锁相回路这样的电路，产生一个相当好的时脉，使电路能够准确无误的工作，系统的效能才能维持一定的水准，而所谓好的时脉就是指低时脉偏移（clock skew）、低抖动（jitter）、责任周期（duty cycle）不变或是50％，又如类比数位转换器（ADC ）所需的多相位时脉（multi-phase clock），也需要相当低的时脉偏移以及低抖动，才能准确的取样（sample），表现出预期的性能。

尤其在高速的环境下，对于时脉的要求将更为严苛，一般来说，代表延迟锁相回路性能的指标有锁定频率范围（locking frequency range）、锁定时间（lock time）、功率消耗（ power consumption）、相位误差（phase error）、抖动（jitter），数位延迟锁相回路在锁定时间、功率消耗上表现较好，且适合转换制程、低电压操作，也就是说较容易和其他电路整合在一起，而类比锁相回路在相位误差、抖动上表现较好，在高速操作介面上是以较有利的，虽说数位延迟锁相回路可将延迟细胞的延迟时间设计的小一点来让相位误差小，但这付出的代价便是锁定频率范围变小。

《图五 连续近似缓存器算法示意图》

结语

现在由于无线通讯逐渐发达，携带式产品相当重视低功率消耗，还有体积小，即所谓的系统晶片（SoC），由这两点来看，数位延迟锁相回路是比较适合的，但若是相位误差以及抖动无法改善，便无法用在高速系统方面。未来，数位延迟锁相回路的相位误差和抖动将会是能否高速操作的一个重要关键。

---作者为台大电子工程学研究所助理教授---

＜参考资料：

[1] A. Hatakeyama, H. Mochizuki, T. Aikawa, M. Takita, Y. Ishii, H.Tsuboi, S. Fujioka, S. Yamaguchi, M. Koga, Y. Serizawa, K. Nishimura,K. Kawabata , Y. Okajima, M. Kawano, H. Kojima, K. Mizutani, T.Anozaki, M. Hasegawa, and M. Taguchi, “A 256 Mb SDRAM using a register-controlled digital DLL,” IEEE J. Solid-State Circuits, vol. 32, pp.1728–1733, Nov. 1997.

[2] H. Sutoh%2C K. Yamakoshi%2C and M. Ino%2C “Circuit technique for skew-free clock distribution%2C” in IEEE Custom Integrated Circuits Conf.%2C 1995%2C pp.163–166.

[3] GK Dehng, JM Hsu, CY Young, and SI Liu, “Clock-deskew buffer using a SAR-controlled delay-locked loop,” IEEE J. Solid-State Circuits, vol. 35, pp. 1128–1136, "Aug. 2000.