DDR（雙倍資料速率同步動態隨機存取記憶體）技術的資料傳輸速率快速成長，使得互通性（interoperability）問題成為工程師的一大挑戰。基本上，互通性的問題要從實體層開始看起，而其中最關鍵的屬性之一，就是時脈信號的抖動效能。DDR介面的時脈信號是從記憶體控制器傳送到DDR晶片上，它是DDR系統中藉以產生所有其它信號的參考信號，如strobe、資料、位址和命令信號。因此，具有良好的時脈抖動效能極為重要，因為時脈信號的抖動會轉移到其它的信號。如果源頭之時脈信號的抖動效能不佳，其它信號的抖動問題也會變得很明顯。

抖動會對DDR系統效能造成什麼影響？

抖動會讓信號緣的位置或信號的振幅偏離理想的位置，因此，可能會影響信號高低的判斷。抖動愈大，偏離理想位置的情況就愈嚴重。在非理想的位置，DDR系統在取樣時，可能會取到不正確的資訊，因而大幅提高系統的誤碼率（bit error rate），最終，系統將無法正常運作。更糟的是，DDR的速度愈快，時窗的有效期間（window validity time）也愈短，只要有一點點的抖動就可能引發這種現象。

訂定時脈抖動參數

有鑑於時脈信號的抖動對互通性的影響如此巨大，JEDEC（聯合電子裝置工程協會）特別訂定了時脈信號必須遵循的一長串抖動參數，其目的是要確保抖動的量可以維持在容許的限制範圍內，DDR系統的通訊才不會出問題。有了這套規格，工程師面臨的挑戰不僅是要確保時脈信號的抖動符合規格要求，而且當時脈信號不符合規格要求時，也要能偵測和找出抖動源。

自動化的時脈抖動量測方法

抖動測試規格長長一串，使得執行量測和分析時脈波形變得相當耗時。除此之外，抖動也必須以非常明確的條件進行分析。DDR2的規格JESD79-2D要求示波器必須要能分析超過200個時脈週期的cycle-to-cycle抖動量測結果，抖動量測項目包括tJIT（cc）、tERR（2per）、tERR（3per）、tJIT（duty）等。雖然規格中沒有提及，但抖動量測應該針對數量龐大的時脈週期反覆進行，一般需達5000萬個時脈週期，才能確保系統是穩固可靠的。在這樣的要求下，工程師面臨的挑戰相當巨大。

幸好，有些示波器可以提供DDR相容性測試軟體，能依據JEDEC訂定的規格，以自動化的方式量測和分析時脈信號。量測人員只需要將時脈信號接到示波器，然後選擇所需的時脈抖動測試，就可以開始執行量測了。軟體會自動將量測結果與JEDEC的規格做比較，然後針對每一項測試，報告結果為合格或不合格，如圖一所示。這種自動化作業的另一個好處是，可以長時間執行抖動測試，能涵蓋需要分析的大量時脈週期。這樣的應用軟體可免除工程師以手動方式執行這些測試的負擔，節省許多時間和心力。

《圖一　DDR2的測試應用軟體顯示出時脈信號的抖動測試結果，其中，有幾項測試結果是不合格的（紅色）或勉強通過測試（黃色），因此，這個時脈信號不合乎JEDEC的抖動規格，顯然需要加以修正》

透過抖動分離方法找出時脈抖動的問題

使用自動化的量測工具聽起來相當簡單，但如果出現如圖一所示的時脈抖動問題時該怎麼辦？當出現這樣的狀況時，試圖解決這個問題如同惡夢一場，因為抖動可能來自於多個來源。如果無法迅速縮小可能的抖動來源，那麼接下來幾個月工程師可能都得奮力找出抖動源，情況就如同大海撈針一樣。

解決這個難題的希望就在於示波器中提供的各種抖動除錯方法，最重要的方法之一是將時脈信號的總抖動（TJ）分離成不同的抖動成份，如圖二所示。這一點相當重要，因為知道時脈信號上存在哪一種抖動以後，才能協助量測人員找出其來源。除此之外，工程師也可以量測每一種抖動類型的振幅，以便集中心力，找出並改善造成最大抖動的來源。

隨機抖動（RJ）

總抖動中可以分解出幾種抖動類型。時脈信號上的隨機抖動（RJ）是因設計中的主動元件的熱雜訊（thermal noise）所造成的，它不是確定性（deterministic）的，且抖動的振幅沒有界限（unbounded）。如果漏掉了沒有檢查到，當工程師對系統的誤碼率要求非常低時，這種抖動會是造成問題的主要原因。若要確定那個元件是元兇，可以使用示波器探棒，量測元件的輸出，然後利用抖動分離方法，查看每個元件造成的隨機抖動量。找出隨機抖動輸出最多的元件以後，可以將它換成一個好的元件。也可能發生的狀況是，好的元件本身所產生的隨機抖動也很多，在此情況下，量測人員可能必須從不同供應商的產品中，找出更好、隨機抖動效能更佳的元件。

脈衝寬度比例失真（DCD）

另一種抖動的類型是脈衝寬度比例失真（Duty Cycle Distortion；DCD），DCD是具有確定性並且有界限的，造成的原因為差動式輸出之間、電壓偏差或差動式信號路徑之間的時序不對稱所造成的不匹配。前者是因信號路徑之間的阻抗不匹配和電壓位準的差異所造成的；至於時序不對稱所造成的不匹配，則是因為其中一條信號路徑太長或太短，導致脈衝寬度比例失真。這些問題可以在記憶體控制器和電路板佈局的設計中加以解決。

週期性抖動（PJ）

週期性抖動（PJ）則是因週期性或反覆性的信號源耦合到高速時脈信號上所造成的，它也是確定性且有界限的。週期性抖動的來源包括切換式電源供應器或振盪器的輸出。

能夠將總抖動分解成不同的抖動成份，將有助於縮小問題的範圍，而且列出每一種抖動類型所造成的抖動量以後，也可以協助工程師排出除錯的優先順序。

《圖二　將總抖動（TJ）分解出不同的抖動成份，如RJ、PJ和DCD。知道抖動的類型和振幅大小以後，將有助於縮小抖動源的範圍，並排出除錯的優先順序》

找出週期性抖動（PJ）的來源

利用TIE量測方法

時間間隔誤差（Time Interval Error；TIE）量測方法可以深入地分析週期性抖動。這項工具會先擷取真實的時脈，然後將測量的真實時脈加以平均運算處理以產生參考時脈，再用參考時脈的週期減去時脈波形的每個週期，產生依照時間所繪製出的時脈誤差趨勢圖，如圖三a所示。這個時脈誤差趨勢圖包含真實時脈的時域抖動資訊。

《圖三a　分別以直方圖、時域的時脈誤差趨勢圖、以及頻域的抖動頻率來顯示時間間隔誤差（TIE）》

藉由釘狀波檢查抖動頻率

分析時域的誤差趨勢是很困難的事，可以在時脈誤差趨勢圖中透過快速傅立葉轉換（FFT），檢查頻域的抖動情形。在圖三a中，可以看到頻譜上的釘狀波（spike），代表耦合到時脈信號中抖動的頻率。頻率的釘狀波愈高，造成的抖動也就愈厲害。圖中出現了三個不同的釘狀波，也就是紅色圈出的地方。由於釘狀波是一種窄頻的波，因此是正弦波信號，通常是振盪器的輸出。運用示波器的標記（marker）功能，如圖三b所示，可以知道三個釘狀波的頻率分別為12.5MHz、25MHz和50MHz。仔細檢查電路板的設計後，發現與三個工作於這三個頻率的振盪器有關，因信號路徑之間的隔離度不夠而耦合到時脈信號中。若要解決這個問題，就必須改善信號之間的隔離度。

《圖三b　運用標記功能可以量測出頻域中釘狀波的頻率，結果顯示頻率分別為12.5MHz、25MHz和50MHz。這些抖動成份與設計中的振盪器有關，造成了時脈信號上的週期性抖動》

如何量測低頻抖動釘狀波

在抖動頻譜的較低頻端，抖動全都混成一團（圖三a中以藍色圈出的部份），很難觀察或分析各個釘狀波，這可能是因非正弦的隨機或低頻信號所造成的，如切換式電源供應器或低頻的通訊信號。有時候，低頻抖動只會間歇性地出現，可能是因為有些示波器的通道記憶體容量很有限，只夠擷取低頻抖動的一個週期所致。解決這個問題的方法是在時域的時脈誤差趨勢圖中應用平均運算的方法，基本上，它的作用就像是一個低通濾波器，藉由平均掉誤差趨勢圖中的高頻成份，剩下的就是低頻的圖形。現在，量測人員可以輕易地看出低頻的抖動，運用標記功能即可知道抖動的頻率。在圖三c中，可以看出頻率大約為180kHz，證實了工作頻率為180kHz的切換式電源供應器的輸出信號被耦合到時脈信號中。這裡同樣需要改善隔離度，以減少信號的耦合。

透過時間間隔誤差量測，可以從週期性的波形中迅速找出抖動的來源，立即反應給設計工程師著手改善。

《圖三c　運用示波器的標記，量測出低頻抖動的頻率為180kHz，這與切換式電源供應器有關，其輸出信號耦合到時脈信號中》

結語

確保時脈信號的抖動效能夠好極為重要，才能保證DDR系統可以相容互通。示波器中提供的一些工具和方法可以協助工程師迅速針對數量龐大的時脈週期，測試時脈信號的抖動是否符合規格，並且協助量測人員分析造成抖動問題的根本原因，不僅可以節省量測時間，也能減輕驗證功夫。

（本文由美商Agilent Technologies安捷倫科技提供）