隨著資訊爆炸時代的來臨，對高傳輸量的無線及有線通訊系統的需求大增，在這些通訊系統中都可以發現到鎖相迴路（phase-locked loop）的蹤影，而在各種PLL的研究中，非整數鎖相迴路（fractional-N PLL）則是重要的研究主題，本文將針對fractional-N PLL之運作原理以及其應用做一概念性的介紹。

概述

(圖一)為典型鎖相迴路示意圖，其動作原理在[1]、[2]有詳細說明，在傳統的PLL電路中，其frequency divider除數N為整數值，顧名思義fractional-N PLL的除數N將不再是整數值。以下以頻率合成器（frequency synthesizer）為例說明fractional-N PLL為何會逐漸受到矚目。首先根據字面上的意思可知道除整數頻率合成器的除數為整數，即是輸出頻率為參考頻率的N倍（fout=Nfref），在無線通訊系統中的頻率合成器若採用除整數PLL的方式，其通道的距離（channel spacing）即為參考頻率（fref）。但對無線通訊而言，頻譜資源有限，所以若希望將頻譜細分給更多使用者，就要將通道的距離縮小（較高的頻率解析度），這勢必要把參考頻率下降；但為了確保PLL的穩定性（stability），必須把迴路的頻寬也隨之下降，但這將使得頻率合成器的跳頻鎖定時間（settling time）變長，因此可以得到一個結論：在除整數的PLL架構中，追求快速的跳頻鎖定時間與較高的頻率解析度在設計上的取捨是互相抵觸的。為了解決此困境，fractional-N PLL的技術便隨之孕育而生，它不但能夠解決上述的問題，而且其除數（dividing ratio）也可以被設計的比較小（與除整數PLL相比），在PLL的設計考量上，較低的除數可以抑制由frequency divider所貢獻的輸出雜訊，這也是fractional-N PLL的優點。
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