過去幾年來，SoC逐漸成為晶片類的主流。事實上，現在有些觀察家相信，主要的晶片類型實際上只分成兩種：SoC及記憶體。當把焦點放在測試SoC的趨勢和策略時，真正所考慮的趨勢及策略其實遍及所有非記憶體的晶片。

對SoC晶片而言，測試已成為一種更有挑戰的研發項目，引發的問題也日漸增加：要進行多少測試才能完整、要嵌入多少測試以及願意付出多少測試成本？先前在相關方面的爭論集中在測試廠商要用何種測試的型式使其能夠一枝獨秀？而目前這些測試的相關問題已有答案，並在SoC測試策略方面引發熱烈地探討相關研發項目。

測試SoC有三種主要意義，並各自擁有其擁護者及辯護者，其三種意義分別為：傳統功能測試、結構測試及BIST測試（內建的自我測試）。功能測試只能由一組測試器單獨執行，而當SoC變得更為複雜時，便需要更高的測試功能。由於擔心未來測試機的效能及成本增加，半導體廠商開始加入更多的掃描路徑（Scan Path）到設計中，以便藉由結構測試方式（Structure Test），例如DC與AC掃描，來找出晶片在製造時所發生的潛在錯誤。相信此種結構測試法（Structure Test）可滿足所有需求，部分測試機甚至僅使用結構方式進行測試。最後，有愈來愈多的BIST與SoC設計整合，但幾乎僅限用於嵌入式記憶體測試，而在該類測試中，其運算系統方式到pattern generation須符合記憶體的排列架構。然而，並非所有記憶體皆採用 BIST測試。同時，BIST所需的額外費用僅值得用於大型嵌入式記憶體，而小型記憶體仍須採用外部測試。

工程師會選擇何種測試方式呢？這並不容易回答。功能測試是測試機以外部測試的唯一可行方式，不僅是因為容易使用，且所需訊號範圍較為廣泛。從高速SerDes到DC至RF訊號，皆為SoC所需項目，而外部功能測試則是提供多樣化高效能訊號及所需測量的唯一方式。不過功能測試在嵌入核心方面並無法執行有效測試，而結構測試是較為理想的方式。目前的趨勢已走向提高結構測試的層級，且大部分SoC設計中的數位區塊均採用此方式測試。BIST將繼續進行在記憶體中的任務，隨著功能的突破，可讓特定高速I/O埠的迴路測試成為整體測試的一部份。

晶片設計人員將根據特定應用，在其SoC中加入這些測試方式。測試機設計人員的挑戰在於要以節省成本，在客戶的測試策略中涵蓋上述任何一種的混合方式。意思是要結合高效能量測裝置來執行功能測試，並以低效能量測裝置支援結構測試或 BIST。

因此，採用可調式、有高度彈性且可配合客戶測試需求的單一平台將可迎接這項挑戰。這種平台可配置成為支援客戶的自有測試模式，提供所有高效能功能測試、結構測試或以BIST支援，使成為最能節省成本的測試方式。

新的Digital I/O挑戰

上述問題還引發出與Digital I/O（數位輸入/輸出）測試新趨勢相關的各種有趣議題。就傳統作法而言，過去是將I/O同步化。意思是說只要有一主要控制的時脈（Master Clock）去主控所有資料速率，並能預知所有跟主要控制的時脈（Master Clock）對應的I/O運作時脈。但這種結構的問題在於當處理器核心的速度因時代進步發展而越來越快時，I/O的速度卻仍維持在基本的速度。過去所做的變更只有將資料匯流排加寬，但要經過PC主機板傳送大量訊號，尤其這些訊號必須全部同時到達卻是相當困難。

為了解決這個問題，新的I/O標準，如Serial ATA（S-ATA）和PCI Express改用連續且「無時脈」（Clockless）的資料匯流排。這種方式可用一個高速的資料輸出 (速率為1.5、2.5或3.0Gbps）來傳送較以往傳統平行且同步之匯流排更大量的資料。由這些接腳輸出的資料會特別加以編碼，以確定含有大量的時脈記號（Edges）。換句話說，會將1和0的長字串「打散」，確保可在輸出訊號上進行大量轉輸。接著將此輸出訊號經過PC主機板傳輸，而接收器會恢復資料的時脈，並擷取分解接收到的位元。這種結構的優勢在於資料不須在預測的時間內抵達，並可同時使用數個此種的SerDes（串化器/解串化器）匯流排來增加頻寬，而每個SerDes皆有自己的時脈復原器。

這種晶片介面測試也凸顯了一個有趣的問題。由於無從得知資料時脈，便無法使用傳統的數位測試接腳（Digital Pin）來測試。此外，測試人員以特殊的Bit Error Rate Tester（BERT）來測試傳輸線長度，並任意投入一些資料來擷取受測晶片（Device Under Test；DUT）的傳輸線長度。這些數據通訊的晶片，用特殊的BERT測試的接腳類型不但能復原資料，還能設計讓可程式化的抖動時脈數量內以極高的速率提供資料。但問題在於，用BERT所做的測試相當昂貴，特別是當DUT上有16或32個I/O的時候。

在測試生產運作時，現在的晶片大部分都具有BIST功能。針對此點，現在的生產測試包含以下方法：

測試工程師使用生產導向的解決方案設備，可提供低成本測試頭主卡（Test Head Card），其包含四個繞回「線道」（Lane），每個線道都具有高速的取樣器和數化器，以及可程控的ISI注入濾波器（Injection Filter）和DC參數測試功能。這種單線道取樣器的優勢在於它能執行與取樣示波器相同的所有功能；此外，由於此取樣器以DSP為基礎，相較於使用timing markers和可設定臨界點的傳統「shmoo」技術，可將測試時間縮短四～五倍。

解決方案設備的可變性是追蹤科技生命週期的關鍵。當新科技產生，如SerDes，就必須以較昂貴的BERT去發揮測試功能。當製程與晶片能達到比較好的特性，便能選擇較低成本的測試方案。在此種情況下，製造者在高階SoC測試機和極具成本效益的中階SoC測試機方面，便可選擇迴路測試的配備，而不必因為DUT上只有少數的高速接腳，便被迫使用昂貴的解決方案。

（作者為LTX美商堯智首席技術長暨企業行銷副總裁）

延 伸 閱 讀

新型態的處理器──可配置組態處理器（Configurable processor）──其特色在於可以為特定應用而量身訂製，不僅比標準型嵌入式微處理器的速度更快，而且能做更多工作，也因此將成為系統單晶片（SoC）的主流。相關介紹請見「 Configurable processor將成SoC主流」一文。 可配置處理器標誌著第四代微處理器設計開始，這種技術更加適合SoC的設計。本文介紹基於Tensilica XPRES編譯器實現處理器配置性能最佳化的方法，採用可配置處理器設計技術的多處理器系統單晶片（MPSoC）設計實現。你可在「 採用可配置處理器實現多處理器SoC設計 」一文中得到進一步的介紹。 將過去由不同晶片實現的功能全部集成於SoC中——回顧一下半導體發展歷史，通過將性質完全不同的功能集成到同一晶片 上來實現新的附加值，這種事例在業界並不少見。在「由攻到守——SoC晶片技術發展新趨勢」一文為你做了相關的評析。

市場動態

東芝與Celoxica宣佈推出針對東芝媒體嵌入處理器（MeP）平台的設計流程，該流程以Celoxica公司採用C的整合工具DK設計套件為基礎，整合了電子系統級（ESL）設計與採用平台的系統單晶片設計解決方案。相關介紹請見「東芝與Celoxica攜手共推採用C的SoC設計」一文。 歷經數年的技術推展，系統單晶片（SoC）至今已成了市場上隨處可見的晶片解決方案，似乎不再是當年那個高不可攀的技術名詞。不過，今日這些SoC方案其實仍侷限在數位功能的整合上，而一個完整電子系統中不可或缺的類比功能，在SoC中還是難以與數位功能並存的。你可在「 SoC在類比、數位整合上的發展議題」一文中得到進一步的介紹。 當晶片的設計不斷地朝微縮尺寸發展，晶片的設計工作已經不可同日而語；最原始的使用電路閘設計、進展到利用電腦輔助語言如Verilog與VHDL來提高設計的效率、一直到最近幾年最流行的軟硬體協同設計，也就是ESL方式的EDA工具使用。在「推動SoC的ESL工具發展現況」一文為你做了相關的評析。